PLL post-sim

Sgw

我建議你，先將VCO  post-sim.的tuning ragne模出來。

& b6 Y; m9 a1 @8 U% d觀察你想鎖定的頻率是否超出你VCO的tuning range。

2 |% l! K) A4 C2 l我想可能是因為layout完，走線的寄生效應，導致你的頻率降低;
  m# W0 P1 P' L+ e3 `
' l* t& h; A' h- \4 [整個tuning向低頻平移，導致你鎖不到你想要的頻率，使Vctrl停在1.8V。
3 g: ?% L! p8 m& L' ~9 P
以上是小弟的觀點

Sgw

你有考慮除頻器和buffer post-sim對VCO造成的負載嗎?