如何做一個除9的電路

chppy

各位好
9 s( l. f4 h) u" u" o+ ^. O
小弟打算做一個除9的電路..擁有12BIT的被除數
0 [) X8 @/ Z, ^0 K6 K並且要拿來做合成
( Q9 n! J3 X, F  E  DRTL是用Verilog語法，請問大概要怎樣寫呢?

m851055

module divider9_v1 (CLKI,CLKO);
) }9 \+ H' G" o3 w4 K, u1 l( sinput CLKI;
+ I' w; b" P' Youtput CLKO;
8 R/ i; y) w$ ireg[3:0] Q;
always @(poseedge CLKI)
begin
if(Q==8)
Q=0;
else
  c5 J9 ~9 q7 f; hQ=Q+1;
end
9 h  w# z& R3 V8 R$ [assign CLKO=Q[3];
" W- h8 Y9 z: j& b3 d" i2 b9 _  Yendmodule

eecc

感謝大大分享  剛好想對Verilgo做點研究

thjan65

回復 3# eecc


3 z+ w& o4 M  u) w) d    有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.