請問TSMC 90nm DRC ERROR 麻煩了！感謝！

motofatfat

2．是不能在角落的地方放layer
6 H1 ^2 q* V: ]; L4 ]3 s9 T 整體來看應該是 turn on ㄌ full chip check
& P4 M; a& r, I) M: N在 DRC command file 先把它 mark 掉
在 whole chip 時再來 RUN 會比較清楚些
////#DEFINE FULL＿CHIP
" u% \9 i, j  D" @仔細研究一下 design rule
5 V# E$ F- e1 T& K5 T  y: L5 V3 N應該會有幫助

motofatfat

恩!!!感謝m大!!原來還可以改DRC command file 喔!!請問要怎麼mark掉
- L* m8 H3 t4 a' f6 k. Y" }1 P( }: |就是在這行 //#DEFINE FULL＿CHIP
" l9 @* H8 e: E, L( i在前面加 2 個 // 那行就被mark 不會被執行 (卡利柏驗證軟體)
2 E5 T: ^" Y7 u: \1 d6 y( u; z* N3 Z如果是吸血鬼驗證軟體 就是在前面加一個分號  ;
, R/ E. D$ h+ d5 K+ l 還有DRC command file是指那個file,就是跑drc那個file嗎?
7 h; [1 Q/ M) H5 @) J4 ?( L是的  有人說  rule file 也有人說  command file
. Z4 {) H  S+ _5 M& k$ e3 \
3 B9 T9 a- C2 t3 M還有再請問一個題外話!在畫MOS時.利用finger將mos的width :
9 Y2 G1 ]4 u* n3 m  W. W變小.跟不用finger,width很大.有什麼差?如果不考慮noise
  也不是RFMOS.那這樣除了寄生電容稍大還會有什麼不好的?
沒瞎密差,也沒瞎密不好 通常是以整體考慮
例如 整排都是 w=5   只有 一個 w=20  那就是 鶴立雞群ㄌ
  C" R% h* t- q" l通常會做成 finger 4  統整高度, 這類問題會先和 designer 討論
, }4 K$ X- e9 j" C2 f/ c後 做決定 有時電路有其考量  參考參考
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