什麼時候用poly去繞線呢??

kevinpu

如題...

& _6 ~/ Q: d/ Q- a, K! g3 S我發現幾個inverter串接時,常常就會用poly去做繞線...
+ V3 o( J$ g: z% d還有拆mos(ex.將W/L=10/10 拆成兩個W/L=5/10,以此類推)時,也會常看到用poly去連接gate
2 ^5 h* N0 J7 k* d) q, f
9 a+ j# O2 V: e" M6 x4 O, c# ^如此現象,那用poly去繞線的時機為何呢??
  C3 R7 S6 @  J9 i& p/ h大家有什麼想法,歡迎提出來ㄧ起討論唷....
1 P' U8 F1 N$ f0 xBest regards

kevinpu

之前聽過一種說法...
那就是等電位時....
也就是在這連接間,並沒有電流...

那上述的現象,有符合以上的規則嗎??
因為analog的layout有很多matching的現象
+ D) d* }- z' `( G對此,大家在poly routing的使用時機為何???
1 H& |' B( @0 t3 b歡迎踴躍發言唷!!!
1 ^2 ^/ T& d3 t. h, l/ q: `4 QBest regards

motofatfat

儘可能用 metal
有時候受限於情況下
& P0 x1 X3 F, a無法用metal 繞線 才用poly
0 Z+ b/ e& K4 J- i, m: ?* y盡可能愈短愈好 畢竟 電阻值
較 metal  高

rice019

過去的製程有些是1P1M
2 U* _! h, _6 U2 C5 g& N% k所以非得用Poly繞線不可
" X3 m& T) w% {" ^1 F7 _1 f另外一些低利潤的產品
: T3 l( ?3 G8 v" s/ @為了省光罩錢也會使用poly繞線
& O) U  k  b1 P但是poly繞線在開發階段很容易遇到問題
尤其工程實驗上的FIB
& v+ s/ d: r4 q2 v8 L# M1 h( [Poly的FIB廠商通常不保證良率
Debug上會造成很大困擾

antoniocc

個人的作法是能用matel一定用metal
除非真的是繞不出來

semico_ljj

高速模拟一般不这样！只有数字标准单元才！

qqaaw

個人認為必須先用metal用完
' A9 g' }, ~6 V, l) t  q. _4 m8 M才用poly繞 除非是相隔兩個很近剛好又是poly材質才用poly
要不然一律都用metal繞

REFINED

個人認為這完全是看電路的考量
/ w; v  I; z* j# s3 _6 z當然也要看功力 POLY狂拉的也是有阿

semico_ljj

3Metal  以上得 process 一般不用poly！

morrris

小弟也同意盡量用metal去繞線的原則
+ B* W6 }9 c" C2 u, e$ I& b) N: p除非電阻性對該電路影響力沒有 很大

小緯仔

有時候要去分析看看可能寄生阻值
% y: b, [/ g0 q" m- Z如果說poly兩點很近
6 s) {/ \. q! r/ K5 k, h& R我是建議直接用poly去拉
, O/ _8 |- M+ P3 T# c因為如果兩點很近用metal去拉
還要再加上contact有時候可能所寄生出的阻值
$ J6 s# c; q1 I/ s2 d! U! a比直接用poly拉還要大