PLL模擬

gyamwoo

我覺得是你refence的clock沒有跟除頻器的clock在相距很近的時間輸入pfd
, Q& X: T0 }8 T4 W! ~7 o/ x3 j或者是你的pfd沒有在這兩個訊號為0(for rising edge) 或1(for falling edge)時被
啟動
: b$ ]( B5 E. z# b# @( Q! ^因為上述發生的情況造成cp的誤充電才會有一直衝衝衝到1.8，反正pfd能反應
出輸入兩個訊號的快慢、相位差。自然鎖得回來。
' J! m: l/ E3 d  O8 |) ~
  F( ~$ S& l1 @0 A( e+ X; |8 ]& G我是認為啦…看transient的ringing應該要等pll鎖定後突然改變除頻數或者是輸
入的頻率。得到的transient的locking time
8 g  G2 \. K  V' Z) f, M1 I畢竟有人量測會看這開始一瞬間的transient嗎？
模擬的時候你可以微調reference clock的delay 與 除頻器輸出訊號的邊緣稍稍對
/ S, T" D6 k' h0 [# T齊~
0 i4 D- u, Q. F" T. [. ~& f" j不知道我這樣說，大家認為可不可以？