Virtuoso 做 CDLout 遇到的問題!!!

shangyi

一般使用composer畫完電路後 可透過CDLout將schematic轉出netlist file

# b6 n+ e3 N; D# s( t& S& z, q再進行Hspice模擬  在CDLout設定時 其Netlisting Mode
" g! E: I/ W+ H2 H! H! M/ o
2 |) a1 l# _. Q6 H0 E% q- u) V的設定中可以選擇 Analog 與 Digital模式 並勾選 Run in Background選項
0 K# L* |' F" n* q
但是我的 Analog選項被disable了(如圖1) 這會造成我使用 AnalogLib 元件(使用auCDL檔)
- a* \4 G0 Y: Y0 I
所畫的電路無法轉出 請問有人知道如何把這個選項enable起來嗎?

另外 在CDL轉出後 電阻被轉出的格式 為 Rx node1 node2 ohm $[py] $w=1 $l=100 (如圖2)
5 }$ A7 F0 d2 \
1 Y% _: a1 e' m+ @8 G1 Y8 \請問要如何更改輸出格式  讓電阻轉出格式變成 Rx node1 node2 py w=1 l=100 $ ohm
2 @* ^% ^3 l5 Q% p
/ m& f0 Q; i( z2 K9 r/ [* P$ N敢請高手賜教  在此先行謝過!!  <_O_>
3 H0 @- M+ X/ x5 i" L

, D! K1 R0 A$ X# M
" d, T, L/ d+ j, D/ l- ]; C

rockmen40

電阻轉出格式好像只能轉出後再手動更改，裡面好像沒有辦法做更動。

cmyangf

你要設你cshell的環境變數. 不過我忘記式哪一個變數了. 我找一下在跟你說. 設完之後, 你的default 就會變成analog. 要不然每次都要重設.