關於amp的match問題

minzyyl

原帖由 erwbeflkw 於 2009-7-18 08:06 PM 發表
方案一：
- F9 H1 h" y, G2 i/ X; W% j1 X  AB     AB
) H0 A0 @: v, {. U        x
- A+ `- _" G" j/ _+ N4 k  BA     BA　　兩個兩個相互共用應該也算common-central
6 {8 p" N, t" Y, p1 }2 Y9 i
0 u9 s3 H, P7 n( G$ x& v3 @如果不共用
% n" o1 ?. p3 _　A      B          A      B
        x        X         x
) ?& m' n7 ~" {4 R2 {　B      A          B      A   
　　 ...

方案一勉強算CC,兩兩共用但中間不共用,可能不是很match,其他基本上同意.

/ ^; ^2 Y) L3 }6 o' s; i第二种如果不共用,感覺就對稱電流方向考慮應該是最好的,感覺不理想的就是如果電路比較在乎計生電容,也就是說RD比較在乎速度,就不是最佳的了吧? 不知道分析的對不對

songyafan

If you are very care match and the current ,I suggest you use the two, because its match very good than the others, about the current's orientation , you don't share the S/D can be OK.

lnxmj

但是把A,B看成一个整体时，整体间的电流方向是一致的。。。。。。

nebula0911

以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
* S/ L4 ?" b' I8 _RD聽到這個理由一般都會接受.畢竟省面積到處都可能作的到,唯有輸入級的面積是省不了的!!(當然先決條件是RD能認同)

li202

原帖由 nebula0911 於 2009-7-30 03:12 PM 發表
以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
2 X* W9 R+ h! h. C' tRD聽到這個理由一般都會接受.畢竟省 ...

  `7 V6 w7 K5 _7 J% Y5 Z+1

! \" X8 r# E5 n8 d輸入級的match是最重要的, 他會影響許多性能優劣

lethalkiss1

当然第2种啊
4 U) p1 E) H7 X! d& u. T1  面积小
2 drain 面积最小， 与sub 的电容小
9 k3 Y: v+ m) J5 O& i/ I3 符合common central  
% v: i  I0 T* q) G+ @
3 @% E! ~( e- U- ~- n2 I类比电路的mos  match， 最关键是gate基本一致， 这样vt的偏差最小啊，  就算电流方向不一致， 如果有个偏差的话， 那a和b 也是一起偏差的。

L_ju

6 J' `' a) N( q3 l/ O4 m9 U
; l: o' B7 l6 O0 B/ ]
- H. ~3 D# r* J

antoniocc

請問各位前輩
- v" w  R" H/ @6 F$ p' W: N
2 J2 J: o; `4 c+ _3 x" {! u5 vABBA       ABBA
BAAB  和  ABBA
; ?) p' [, \4 {4 I8 K* D
. J$ J! y- U9 c這兩種又有什麼差異??

dreamflying61

第二种较好吧！
  E# n& @# K- R; T) [看你的管子个数而定

garyliao70

we use 3rd method
and work well sfdr & snd ok!

minnie0606

回復 1# minzyyl

+ I& ~0 _9 O/ H# T' H
    我都用第2種方式~common-centroid
    省面積~而且特性較好~
! u. M; f7 o: @- \0 U    mosㄉ條件一樣~

ONLYFLYSKY

梯度效應考量、ID電流考量。

dlchen

回復 20# minzyyl

, J) {3 v2 ?9 i' m. n  r我也想知道不共用的理由是什麼?
* i8 R& \, P4 ]

ONLYFLYSKY

看元件的剖面圖，能夠共用的是s端或是d端，不同製程之元件能夠共用的點不同，rule與rule的規則。就彼此卡死，AA一定會分段。

minzyyl

前年發的帖子竟然還在。。。
; L( |0 T4 F8 Y! O: l# t( |
- ^7 Q& P) j% I# v4 _% Q現在的認識又多了點。這個例子，應該把STI和WPE算上去，那麼答案就比較明顯了。

ONLYFLYSKY

要看元件的製程，元件之端點是否能夠共用，目前遇到的元件是nmos元件都只能是獨立元件，能排的只是二維格式，因bulk是共用的，s與d共用的機會根本是不可能的

, ?: R  m3 s& \依照我這個例子，我會說，看元件製程而定。
! _2 |: K& x) M7 G; M  i( k事情並沒有絕對，只有合理性，
2 Q$ P) D' l- v8 K: O6 Jrd與layout的考慮立場並不相同，唯一能夠說明的只有雙方的溝通了解。而非傾向單一方的說法。