跑LVS如何忽略dummy

jkchien

我在layout培訓課程授課內容會提到

驗證DRC,LVS,ERC等等，不可以輕易的作option mode changed.
" b1 v% j* ~( s除非你是非常清楚option mode changed 對電路與晶片的影響。
$ t( d# G! `) r! I否則只是為了pass DRC,LVS,ERC check 就擅自修改option code，很可能會帶來嚴重性的良率問題甚至引起noise and latch-up或是failed
- \- Y5 P. l# }% k特別是和電氣特性有關的ERC，layout的幾何圖形是一種電學的呈現，端點電位飄移就會嚴重影響電路模擬的正確性。如body-effect, Vth 飄移, switch point.......
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& S# H9 P* j# C8 P6 o: E/ T佈局工程師必須要解製程技術與電路設計原理，然後再多了解驗證工具的command file使用指令與寫法，才能做出決定。再未充實能力或是沒有把握，請向主管回報，由主管決定。