關於在virtuso下drc的問題

squirrel316

先前用laker畫layout時
) c: }7 G; e8 e! a8 E如果違反DRC的時候
再拉線時會出現紅色數字跟你說你現在的距離違反design rule
/ q: |/ H+ f" j/ k: c; O現在因為使用PDK畫layout的關係
所以改cadence的virtuso
$ X$ S* G6 Q/ J不過用到現在看來好像沒有這功能
可否請問一下virtuso是否真無該功能
如果有的話 該如何叫出
8 l- p7 X. x/ T$ V8 P- T. U" V6 h畢竟這樣再畫layout時可以稍微對DRC有幫助
7 ?* b; ^, V8 v9 g+ p$ A8 u畫layout速度也會快一點
謝謝

hiyato

印象中，virtuoso沒有這個功能，所以只能熟練Design Rule，這樣會加快layout的速度。

shkao0201

在laker是Rule Drivern ,在virtuoso中有類似的功能是DRD(Design Rule Drivern),但是在virtuoso中要有VLE Turbo的license才能使用喔.(VLE: Virtuoso Layout Edit).

shkao0201

你可以在cadence安裝目錄下的DOC目錄中找到Virtusos Turbo的User Guide有詳細說明.

jkchien

Virtuoso 在VLE是沒有此功能
8 n9 z2 ]! f+ F9 C3 Z3 L6 u但是再進階的Turbo和VXL就有此功能而且可以設定force,notify,none三種狀態
但是得先在tf 中設定DRC相關Rule，方法和laker近似
然後在options→啟用DRD功能
可以選項設定相關Design rule動態偵測方式
: d! V$ I& b, o3 fVirtuoso 有相當多的功能 但是分別安置在不同版本下
啟用軟體之命令分別是
layout →這是VLE (陽春功能版)，對於Fully layout者 綽綽有餘，此版本及更進階版本皆可以整合Dracula , Calibre , Diva, Assura等驗證工具進行線上除錯
; v8 W* U& i, f) v  XTurbo是另外於option啟動，大部分Laker有的功能 此版本全含蓋，是屬於layout比較需要以及常用的功能
icfb→VXL版本(頂級功能版)，此版本需要整合電路設計編輯功能才能發揮最大效益，搭配PDK是最好的方式，然後再搭配SOC encounter 進行自動化佈局與繞線

yatiman

的確，在一般的Virtuoso下我也找不到有這個功能，至於turbo版的部分
還要去試看看...
不過我想請問的是有辦法作on-line 新舊圖檔比對嗎？因為畫了一堆版本
到最後會搞不清楚改了哪些地方。

yingruye

一開始從laker轉Vituoso我也不習慣
8 Q' G; i/ I/ r所以每個都要用尺過
習慣就好啦~~~
" w8 A# h, |* @8 I  {在RF方面好像蠻喜歡用這套軟體
8 \6 Y$ n8 G9 r9 ^聽說~~比較準確在模擬POST-SIM 時

veteran

原帖由 yatiman 於 2009-6-19 10:35 AM 發表
的確，在一般的Virtuoso下我也找不到有這個功能，至於turbo版的部分
還要去試看看...
/ E2 K( h  G" y2 @8 K5 Y0 j不過我想請問的是有辦法作on-line 新舊圖檔比對嗎？因為畫了一堆版本
% _9 a3 {5 J* d& C3 o. I4 W  c到最後會搞不清楚改了哪些地方。

" v1 G: {9 _, h
這個功能Virtuoso是沒有的..不知Laker有沒有？一般這動作都是利用Physical Verification的DRC去做LvL的動作。