關於 合成 指令 clk_latence 的請益

trwh

因為我的電路需要多種clk
clk比此之間有延遲的關係
/ [' \: K. |" V) s# ^  d) l4 k例如 clk  clk1  clk2  clk3
這些clk週期等相關設定都一樣的
, d3 E' H, d% ^! C唯一不同的是  clk1 比 clk  延遲0.375ns
            clk2 比 clk1 延遲0.375ns  (clk2比 clk 延遲0.75ns)
: Y" H3 Z/ w' e$ B            clk3 比 clk2 延遲0.375ns  (clk3比 clk 延遲1.125ns)
1 S* s, j7 x" N: J但是我只要一個clk port 接出io pad
! V  C# e% v+ s也就是clk1 clk2 clk3 要由 clk產生
* F. N7 F% q  ~6 m( Z; S因此我在verilog 寫一個 clk generator如下
# r) R; P: w, B2 H: o
8 F5 L. r% Y5 Z0 c! [- hmodule clk_generator  (clk, clk1, clk2, clk3);  
  input clk ;
  output clk1, clk2,  clk3 ;
, z& m! f+ z( h9 g6 n' ~  buf BUF_0(clk1,clk);
  buf BUF_2(clk2,clk1);
  buf BUF_3(clk3,clk2);
9 W* K. P& B$ U' j" T0 _* P/ dendmodule
: y# U6 z# [# M1 z$ k3 e7 C  x" g
再我主要的module中引用如下
4 R/ k9 g7 V# A* u" V( r$ F) f) Jmodule s4478( GND, VDD, clk,  G1, G2, G3, G4, G5,OUT1, OUT2, OUT3, OUT4, OUT5, error );
  input GND, VDD, clk, G1, G2, G3, G4, G5;
  output OUT1, OUT2, OUT3, OUT4, OUT5, error;
/ I  b. W! |9 W2 r  wire   clk1, clk2, clk3 ;
" w$ M2 L# V8 |- s.
' _, ]$ l$ Y$ U8 ^.
clk_generator clk_generator ( .clk(clk), .clk1(clk1), .clk2(clk2), .clk3(clk3) );  
.
1 E- y6 `$ N6 n.
end module

% C' l& ~. D( m' @4 j6 [: T& [0 Y6 qdesign vision 指令 clk部分描述如下
3 J# o3 K" X- _1 x
$ d4 C! n- D9 c4 f8 Ccurrent_design $active_design
5 M6 Q4 i7 k4 b5 E8 Zcreate_clock [get_ports clk] -period 4 -waveform {0 2}
9 u: n: {; P$ S8 R$ M2 R2 }! lset_clock_uncertainty 0.3 [get_ports clk]
% J# t' q% H2 k, n4 k( [set_clock_transition 0.3 [get_ports clk]
set_fix_hold [get_clocks clk]
: {, C. o* t+ L8 O# H% C. @/ m( wset_dont_touch_network [all_clocks]
set_drive [drive_of "CCU90mt1_05V_FBB_0909/INVd1/zn"] [get_ports clk]
/ ~6 L' T8 n  G, ?' Tcreate_generated_clock  -name clk1 -source clk -divide_by 1 [get_pins clk_generator/clk1]
+ b  _/ p$ W0 m( a4 ~- C( k5 Vset_clock_latency 0.375  [get_pins clk_generator/clk1]
create_generated_clock  -name clk2 -source clk -divide_by 1 [get_pins clk_generator/clk2]
4 p* z. ?  K0 ~1 hset_clock_latency 0.75  [get_pins clk_generator/clk2]
create_generated_clock  -name clk3 -source clk -divide_by 1 [get_pins clk_generator/clk3]
- s; G0 F: N7 g4 A! i8 s; A+ ]( Cset_clock_latency 1.125 [get_pins clk_generator/clk3]

1 W6 ^% b' F  P6 c( W0 ?* Y結果我的clk tree只有最原始的clk
clk1 clk2 clk3 都沒長出來
不知是那裡用錯了或遺漏了
( ]" [/ F- L3 n6 R或是encounter clk沒設定好
用了很久都用不好
只好請教各位
4 D# q9 `) D+ N3 [. B萬分感謝

masonchung

試一下
8 ]& Y4 |" R1 \+ [set_clock_latency -source 0.375  [get_pins clk_generator/clk1]
& Z" e" a1 d5 y/ Y) Nset_clock_latency -source 0.75  [get_pins clk_generator/clk2]
- ?- a: m6 s( S8 B& Yset_clock_latency -source 1.125  [get_pins clk_generator/clk3]
' B1 F/ x( q- r8 f; S
你的寫法是給下一級的constrain

; V! a" ?$ z3 o7 O有錯請指正