標題: 使用tsmc18時發現一個很嚴重的問題 [打印本頁] 作者: andrew_wee 時間: 2009-5-22 09:23 AM 標題: 使用tsmc18時發現一個很嚴重的問題 最近在使用tsmc18 但奇怪的是,原理圖中加tsmc18的mos管instance后模擬時就會提示model未定義(我用的是rf018.scs這個model文件)。所以我只好退而求其次,使用analoglib里的mos管instance,然後用rf018.scs這個model文件,這樣在一般情況下是能模擬成功的。但使用DC分析時,模擬到最後會有warning:作圖有誤,找不到mos管的D,G,S端,DC分析也就得不到想要的曲綫。我不知道有沒有人遇到過同樣的問題,大家交流交流,交流會有收穫。作者: yalloooo 時間: 2009-5-22 06:41 PM
you can use the verilog file to fullfill this problem!作者: andrew_wee 時間: 2009-5-22 09:23 PM
yalloooo ,how can i use the verilog file? Please tell me more details.Thank you!作者: andrew_wee 時間: 2009-5-22 09:55 PM
原帖由 yalloooo 於 2009-5-22 06:41 PM 發表 ; Q" J" S% q1 { e3 ^
you can use the verilog file to fullfill this problem!
: c+ k6 d# b/ r4 m0 ?2 y+ Q9 Pyalloooo ,how can i use the verilog file? Please tell me more details.Thank you! " R" b% k P8 l% m9 \( s2 I. c事情紧急,我都快睡不着了,请高手指点。0 L6 v* Y; d9 T) `