多處理器核心架構與原理 半導體學院 課程訊息

masonchung

課程代碼： 98SD007
指導單位： 經濟部工業局
執行單位： 財團法人資訊工業策進會
3 j8 p  c6 S# ]% l開課單位： 交通大學
5 J4 U3 O2 s( x課程大綱： 1. Introduction to Instruction-Level Parallelism and Its Exploration 2. Limits on Instruction-level Parallelism 3. Multiprocessors and Thread-level Parallelism 4. Memory Hierarchy Design 5. Interconnection Networks
課程內容： 在嵌入式處理器核心設計中，設計者多利用軟、硬體技術，期望以追求更高的ILP（Instruction-level Parallelism）來提升處理器的運算效能。但受限於一般應用程式僅能提供有限的ILP，追求ILP期望處理器能提供更高的效能之設計技術，將越來越困難，往往更是事倍功半。近年來，國外大廠或研究單位，已經進行以追求DLP（Data-level Parallelism）或TLP（Thread-level Parallelism）為主之多核心（Multi-core）、多執行緒（Multithreaded）處理器架構設計。多核心處理器設計，實已成為目前最佳的解決方式。本課程目標將以多核心處理器架構設計為主，先從單處理器架構中，如何以軟硬、體方式利用ILP方式增進處理器效能出發，進而探討ILP-limited，以及如何利用TLP/DLP、Multiprocessors方式，增進系統效能，最後將討論相關多核心架構中Memory Hierarchy 設計，與Interconnection Networks設計。
. r% z. Q# h3 h" u上課日期： 2009-07-06
結訓日期： 2009-07-30
招生對象： 半導體產業暨相關系統業者之在職人員或有相關技術需求者
( k0 L/ L2 ^. @; f- `4 M4 p會場名稱： 交通大學工程四館教室
; G% R6 D$ j2 ]+ v9 v& d5 A& j會場地址： 300新竹市大學路1001號
& N6 O0 {7 @; T課程費用： 總計新台幣 12000 元
% l- h' z* |4 j6 y$ j政府補助新台幣 6000 元；學員自付新台幣 6000 元
5 }" a. s% O2 k. ?9 c' F  ?優惠方式：   
" G9 N* n2 `( j2 p, ?" N3 @報名方式： (1)線上報名：請上中心網站首頁之「課程報名」區依步驟完成報名(http://submic.ee.nctu.edu.tw) (2) Email或傳真或通訊報名：請下載並詳細填寫報名表，以Email或傳真或郵寄方式報名。 2. 詳細上課注意事項與相關通知，將於開課前3天寄給正式參訓學員。 3. 選課前請詳閱課程簡章，報名後恕不退費或轉課！本中心保留開課時間修訂、講員延聘之權利。  
聯絡人資訊： 聯絡人 1
姓名： 吳文鈴
: h6 A1 f# E  f* n  l, Ce-Mail： wenling@mail.nctu.edu.tw
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( `3 C" ?  \, U4 N- qe-Mail： patty@mail.nctu.edu.tw
電話： 03-5731744
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上課時間： (週一,四)18:30~21:30
0 p4 Q# M4 ~& a0 }8 c' |上課時數： 24 小時