如何減少RC效應?

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊

7 A6 p- ^" i% C4 J4 v$ {若方便  請 PO 一下吧

edengod

看過你的圖了
( |2 i: Y. A- ~1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
% D  Z$ e, S  o+ @' t2 ?1 j) w3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
6 o% ?. `5 V. d6 n$ y1 d5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
1 `! z. v; i  ]+ [6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
4 l& Y4 g3 y) r若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
  j$ T2 Q3 N7 o) o2 U跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝