請問以synposys的design compiler跑合成,timing出現violated一般要如何調整

stanlly9

消極一點就是加大clock period囉
或者 修改一些其他比較難以達成的 timing constraint
eg. input delay 或者 latency 或者 transition之類的
) t5 ?* ~" \& C7 s) }, P# y9 `積極一點就是修改Coding style
  p% m& u, o2 Z" G" D8 t明確釐清comb seq的界線
或者把電路切multi-cycle 或者 pipeline來做

. A* |9 g8 T% d$ D最後....其實這個問題沒有固定答案 因為多半都是case by case的...