如何讓兩個速度不一的訊號同步

toxichucky

Hi,
我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
7 ]2 o5 ]* G' N7 \8 ?請問一下有沒有什麼辦法可以使訊號達到同步？
* H$ H3 r1 u6 [/ k" X) v& d2 h8 x我曾經想過又DFF，但是如果要用要加很多級！
  U3 x1 J# \; v* h' l. f- F2 g! V$ q有沒有人可以提供相關的Verilog code，供參考。
' @( M1 h: r* J8 }# [Best Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見

2 ~1 K! \3 c% b6 `8 Y* S. T
上面是速度較慢的訊號，下面是速度較快的訊號。
我希望可以bit對bit作相加。
1 I, s1 V1 B, w) a. K

Best Regards.

chienping

數位同步可考慮用FIFO來做到
* t8 }: A- O# A* U* i1 |7 x% zFIFO: First In First Out Memory
也可以說是要做到clock domain crossing

; P; o$ a( d: I% v+ N; b4 t這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
在testing的部份，也要注意，因為有很多corner case測不到，
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
2 s2 T" h, `1 o& S; E( L這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
' R& \- U6 o# Q% O( v4 ?1 D這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
4 z" z7 P& m/ l7 z3 ]+ J3 C有一個建議是用gray code來做內部的counter，也有別的做法，
9 i6 O" J: O  |& f# w有不清楚可以再寫訊息問我

toxichucky

chienping您好，
請問一下您說用gray code來做內部的counter，要如何實現呢？
- P$ }" [4 @# Z再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
0 a) {/ N) D( `Best Regards.