如何讓兩個速度不一的訊號同步

toxichucky

Hi,
  n- i) r( z) }我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
. t( r) k( O% |* }請問一下有沒有什麼辦法可以使訊號達到同步？
0 v6 V5 ~# \- B  W8 O- p$ ~我曾經想過又DFF，但是如果要用要加很多級！
, G0 m! W* o) p5 Y; Y5 b  ^有沒有人可以提供相關的Verilog code，供參考。
$ |. \" R" a# [  v9 H/ O  J, FBest Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見
; j2 B* e; G2 O; x! ~6 l" X8 m

上面是速度較慢的訊號，下面是速度較快的訊號。
我希望可以bit對bit作相加。


Best Regards.

chienping

數位同步可考慮用FIFO來做到
( Z  W8 m, a, O1 s( dFIFO: First In First Out Memory
  e& ?: l% j* Z0 `/ O8 W( v! t也可以說是要做到clock domain crossing
$ Y* z! M" W- l1 |# P8 G( h7 |
5 n; P# c) P' z7 s, n, k這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
( {! n9 ~, F4 u" K8 `% P; [在testing的部份，也要注意，因為有很多corner case測不到，
5 N/ a( U) n. r9 X) KFIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
# _& T, a6 p9 B) `5 O% m1 K這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
/ T4 M; @! G, B! _這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
, Z4 \1 l( S. @$ h2 T8 f8 X2 V有一個建議是用gray code來做內部的counter，也有別的做法，
6 _7 e9 |* N6 }2 [有不清楚可以再寫訊息問我

toxichucky

chienping您好，
8 ?- q) Z5 {+ v0 u% [; K請問一下您說用gray code來做內部的counter，要如何實現呢？
再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
* t: {6 u' v# o/ pBest Regards.