如何讓兩個速度不一的訊號同步

toxichucky

Hi,
我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
! t2 |, T5 ]- z+ A2 u請問一下有沒有什麼辦法可以使訊號達到同步？
我曾經想過又DFF，但是如果要用要加很多級！
有沒有人可以提供相關的Verilog code，供參考。
Best Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見
: C7 S8 i, j0 C5 f  c9 _7 w
3 w4 R. k" W  [& W7 R. w
* f2 j+ |+ d0 d6 P9 {. c上面是速度較慢的訊號，下面是速度較快的訊號。
我希望可以bit對bit作相加。
! M0 ?, J) Z) S1 Z
- x0 w& g: [% d/ W
Best Regards.

chienping

數位同步可考慮用FIFO來做到
FIFO: First In First Out Memory
8 B* c: |& C% p6 _0 p也可以說是要做到clock domain crossing
% S+ I7 j( v1 Z  K: h  \. o
+ R) O2 Y- ]9 ?: j% D. ]6 {這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
! q4 r. g& |8 M1 g6 V在testing的部份，也要注意，因為有很多corner case測不到，
# |% X' B1 y* v0 B9 |7 S. NFIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
! w5 O$ e3 r1 r8 ]3 ]這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
有一個建議是用gray code來做內部的counter，也有別的做法，
有不清楚可以再寫訊息問我

toxichucky

chienping您好，
請問一下您說用gray code來做內部的counter，要如何實現呢？
$ H; B& ]) J; M. Q; x: Z$ g再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
Best Regards.