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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › PLL Layout
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樓主: finster
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PLL Layout

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b56389
1#
發表於 2010-6-20 22:27:15 | 顯示全部樓層
有教layout的真的不錯
& g1 Z2 x: O* x  |3 n事先加以妥上規劃9 m) ?! l- n; Q9 d+ Q# R% A, m0 z
才不會使面積過大) \+ L/ L$ I/ L  E! k, r0 f
謝謝分享
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