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ESL最大不同點為何?
2 x3 D5 U1 |$ ? E* X3 o2 h7 Z* ~. WESL 是一種 design flow, 其 flow 可以視為是一種將 RTL design flow 抽象化為更高階的層次. 如同當初 RTL design flow 是抽象並提高 physical layout design flow. ESL design flow 可以簡略區分為:
. K- J' I9 j# p4 k& R4 M; o2 tSpecification -> Pre-partition analysis -> HW/SW partition -> Post-partition analysis -> Verification -> RTL design flow" d5 N2 D6 q i- I. Y- g i
SystemC 的應用還在發展中, 目前能夠涵蓋的部份大約是 HW/SW partition ~ RTL design flow (front end)
- E- W1 x9 a- P" }+ X8 z+ ZSystemVerilog 則是涵蓋 Verification -> RTL design flow (front -> back end)
3 z# n4 X5 Z: F: E: `% f% [' I) O. _9 ?0 K9 e: Q
目前EDA tools支援情況?% r% [4 j8 S! i( T# b
ESL 因為有很多不同的 tools, 而且如同 RTL design flow, 目前沒有 tools 能夠囊括所有 design stage.( C1 |3 ^. ?. J& Q3 }" o1 e
以 SystemC 來說, 要 license 的 tools 有 CoWare Platform Architect, Synonpsys Innovator, ARM Maxsim ... 等等, 不用 license 的是 GreenSoCs...等.& [/ H% Z: @5 Y$ ]* U% c$ r
對 SystemVerilog 個人研究較少, 還請其它先進補充.$ x! |8 e0 m$ Y' X U
* F5 U0 Q3 M6 f- v# f
目前學界與業界使用情況?
$ _2 q$ U8 T9 g. f+ |學界對 SystemC 應該有持續的 research, 因為 SystemC 本身有 OSCI 來維護一個 open source 的 reference simulator. 業界我想還在觀望, 尤其是台灣.
* @ V, R" f$ bSystemVerilog 因為本身 simulator 只有業界 tools 有支援, 學界的 research 個人猜測會有一定的限制 (被業界 tool 綁). |
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