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ESL最大不同點為何? . ?( u5 N" ^0 W
ESL 是一種 design flow, 其 flow 可以視為是一種將 RTL design flow 抽象化為更高階的層次. 如同當初 RTL design flow 是抽象並提高 physical layout design flow. ESL design flow 可以簡略區分為:: }( V- m- _) E+ @+ C; T
Specification -> Pre-partition analysis -> HW/SW partition -> Post-partition analysis -> Verification -> RTL design flow
& Q* |. ~, ?3 [5 ?5 W! X& F* g `SystemC 的應用還在發展中, 目前能夠涵蓋的部份大約是 HW/SW partition ~ RTL design flow (front end)
- C) S) d1 q+ n0 s6 _+ iSystemVerilog 則是涵蓋 Verification -> RTL design flow (front -> back end)
4 E% [6 j' A% c3 c3 R' p4 G; ]/ x1 P2 S8 W$ K' L! z+ ~
目前EDA tools支援情況?. z' L( |5 s. V/ l1 z
ESL 因為有很多不同的 tools, 而且如同 RTL design flow, 目前沒有 tools 能夠囊括所有 design stage.
9 h; ]* i+ R( q% I以 SystemC 來說, 要 license 的 tools 有 CoWare Platform Architect, Synonpsys Innovator, ARM Maxsim ... 等等, 不用 license 的是 GreenSoCs...等.0 g9 `4 [4 T# C# w
對 SystemVerilog 個人研究較少, 還請其它先進補充.. T' p' n I9 m4 G" _! U) H, T
g1 D6 a. S8 R2 s
目前學界與業界使用情況?( ~) V! G" T, {. V- Z! V# J
學界對 SystemC 應該有持續的 research, 因為 SystemC 本身有 OSCI 來維護一個 open source 的 reference simulator. 業界我想還在觀望, 尤其是台灣.9 O( D$ {' z, Y1 ]
SystemVerilog 因為本身 simulator 只有業界 tools 有支援, 學界的 research 個人猜測會有一定的限制 (被業界 tool 綁). |
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