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ESL最大不同點為何? " N7 l/ w Q" @4 F) X
ESL 是一種 design flow, 其 flow 可以視為是一種將 RTL design flow 抽象化為更高階的層次. 如同當初 RTL design flow 是抽象並提高 physical layout design flow. ESL design flow 可以簡略區分為:6 A8 Q6 q# h3 J& U
Specification -> Pre-partition analysis -> HW/SW partition -> Post-partition analysis -> Verification -> RTL design flow- {3 z- \8 q2 @% |4 y1 Y( e6 ]. u1 W
SystemC 的應用還在發展中, 目前能夠涵蓋的部份大約是 HW/SW partition ~ RTL design flow (front end)4 U% X8 f4 g9 z1 c( D% V- _! F' a- j
SystemVerilog 則是涵蓋 Verification -> RTL design flow (front -> back end); r3 o8 M8 l6 j! e
( {, w. J% U+ m* y1 G目前EDA tools支援情況?7 ~7 S' v3 H% N2 I) n3 j# j$ ~
ESL 因為有很多不同的 tools, 而且如同 RTL design flow, 目前沒有 tools 能夠囊括所有 design stage.
3 e& @0 g* d4 V1 Q1 U9 _) O以 SystemC 來說, 要 license 的 tools 有 CoWare Platform Architect, Synonpsys Innovator, ARM Maxsim ... 等等, 不用 license 的是 GreenSoCs...等.$ P7 b; y b) o+ b* A, h; K6 y
對 SystemVerilog 個人研究較少, 還請其它先進補充.4 O( S' A2 ^# M6 T
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目前學界與業界使用情況?
' _8 n8 a" Y! } V" R6 N學界對 SystemC 應該有持續的 research, 因為 SystemC 本身有 OSCI 來維護一個 open source 的 reference simulator. 業界我想還在觀望, 尤其是台灣.: s: }9 t- G/ r: O1 \
SystemVerilog 因為本身 simulator 只有業界 tools 有支援, 學界的 research 個人猜測會有一定的限制 (被業界 tool 綁). |
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