charge pump 鎖相環電路LPF參數如何確定？

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PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO
9 m6 }3 E& o: E1 B一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了
/ g, f$ s' I3 q再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在

如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
* T( B8 A1 t6 p! ^+ a. ^藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧
& e* I' ^: h5 S& B8 k- U再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計

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PLL的設計有其數學式和相關的關係
3 l* D/ d0 [# L/ R5 U如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
' Z- G# J4 H' l$ W/ y. w3 S+ h! P因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好
我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益
節錄一下書中所提的:damping factor > 0.707
為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提
$ i/ d! y1 h% g- m, h3 oVCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......
9 f$ G0 N- _1 J  `; B這些,書上都有提

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原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表
大大你好
5 P3 g9 B; h: |. s" P* E' s我剛看了一下Razavi的PLL部分
* `, G7 z3 h, H% \% y你們提到的C1與C2是不是書中的Cp與C2呢
' x# [: v* ^4 n' k/ P6 i也就是LPF 還有抑制高頻雜訊的電容
% E. t7 z% I1 C3 r7 |  U; o我是類比新手
7 Y+ t  C( O6 W8 W+ f) W& k! S還請大大解惑
謝謝

: D5 X! N5 V/ L

, O- u% Q0 }9 k4 t- j沒錯