IC layout interview 常被問到的問題

egg

小弟不才....列舉幾個在面試時
主管常會問到的幾個專業相關知識
* P/ ]0 l: C5 Y; T. [7 z供想從事IC layout工作的朋友參考
! ]0 T. d9 O5 }. P* W/ T9 Y
2 @1 S. T2 ]' i/ E! b1. inverter layout圖 & 截(剖)面圖
    尤其是後者...幾乎很多家公司都會要人把整個剖面圖給劃出來
    還遇過更誇張的...連body contact也要標示出來 = =
2. 何謂ESD...如何改善ESD
3. 何謂latch-up....怎預防latch-up現象

$ y2 [0 [4 B3 V" y最後....雖然這不常見
- Z  A# Q  E: e還是提醒一下大家
與主管面試時...不管怎樣
7 R* h' {  a$ |都要裝的非常積極主動(先混進去那家公司再說 ^^")
不然就算你專業那方面過了
* v( |+ F! A; h! ~4 P$ N主管也會覺得你工作的態度可能會不好
# [3 S! x7 `# i. P+ G而不予錄用

希望這些能幫到大家 ^^

egg

其實以新人來說
回答這類問題並不用太傷腦筋
主管是要看你了解這東西的程度
" ?2 R" p0 q1 h: m+ M0 D) q提供個答案供大家參考
ESD 是靜電放電沒錯
不過可以提一下它有哪幾種發生的機制
ESD 共有三種機制需要測試
2 _1 Q7 n# o1 y$ J分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
預防對策則為...
1 T% \" V1 A. p8 D% ]power & ground pin 使用 power clamping
9 y2 }, Z& U; L9 r. D2 HI/O pin 做 ESD protect device
  U# ~0 m! W1 n* f* z' Ainternorl circuit 有接到pad path 的mos....drain端做ESD rule放大

Latch-up 可以用簡單的話來解釋
power & ground path 寄生BJT形成SCR電路
  W9 ]- N2 H/ M. x  ~7 C/ y經由電源擾動....產生大電流的拴鎖現象
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
ESD討論版有篇關於latch-up的文章
可以view一下剖面圖跟等效電路圖
由剖面圖跟等效電路圖就能推敲出
latch-up該怎預防
1.盡可能補上well-contact以及subtract-contact
% k  N. O' l" D& e) @( {) @  其用意是為了降低Rw跟Rs的阻抗.
: X0 z9 h3 e' A& f2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
   並且保持gurdring的完整.
   (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )
$ g6 H) g7 Y/ E' k/ _( ]
$ S. Y- _3 z8 ]若有解釋錯誤或是哪不夠詳細的
" a. ~' s! S/ V( i+ [" Z. L歡迎大家一起討論 ^^
+ p9 V! g6 K; K) E& R6 A% o7 T
PS: latch-up比較常發生在pad週遭....內部電路比較少發生
       個人是認為...ESD發生時也有可能引起latch-up
       不知大夥的見解為何?!