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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說' {; W/ T& z3 k! ?' f
回答這類問題並不用太傷腦筋
; [' `' |: O+ A! ^- P) m* o6 }主管是要看你了解這東西的程度" g" w) P. J5 w6 X
提供個答案供大家參考
- A) ?5 }/ W, uESD 是靜電放電沒錯
7 ?& N7 a" k8 n2 l; F, f* W不過可以提一下它有哪幾種發生的機制
5 V6 b( C, x+ c6 t& sESD 共有三種機制需要測試! G E* f0 w) r% D
分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
7 X% t6 c# u" c預防對策則為...
& R, {) J9 V1 P6 Jpower & ground pin 使用 power clamping) G9 h; O. Z! |* @
I/O pin 做 ESD protect device
m0 K3 @4 I2 a A( ^- K( jinternorl circuit 有接到pad path 的mos....drain端做ESD rule放大& p% r( ~& c* Y( P6 Y3 v
3 N( K' j5 K+ H1 D* r# n
Latch-up 可以用簡單的話來解釋
6 m. r5 ^" `7 I! |; h A, i" rpower & ground path 寄生BJT形成SCR電路
3 J& E v0 F1 c4 }經由電源擾動....產生大電流的拴鎖現象3 t3 }' c' Q( K8 y% ]
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)9 ^3 s; `& Z4 B2 v6 ?9 H: @8 r
ESD討論版有篇關於latch-up的文章
1 _2 O& P) D0 D: Z' E( U可以view一下剖面圖跟等效電路圖
7 t5 P% W3 O' M, w) H& ^由剖面圖跟等效電路圖就能推敲出
3 |! F8 O9 |( l D- H) \8 ~latch-up該怎預防- [8 _# B) {3 E8 i4 S9 V1 f
1.盡可能補上well-contact以及subtract-contact% k" K6 h: b! v# n$ e3 d* i5 B
其用意是為了降低Rw跟Rs的阻抗.$ S c. i: p" o8 f
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
5 L7 q, t) u# ~ 並且保持gurdring的完整.* ~0 ]9 E3 N: R% V/ K$ S
(p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )! O6 o/ H6 U0 n+ H7 B, b k
4 @) N& |0 ~* H- r3 E% t若有解釋錯誤或是哪不夠詳細的
w" p1 Z6 U8 P$ m歡迎大家一起討論 ^^1 Z, c# X! g Y; r. N; V# O5 V5 y
, v% x2 v$ ?/ W# |* y( M8 S( J
PS: latch-up比較常發生在pad週遭....內部電路比較少發生
1 a& n( P6 D' H0 J- G/ l0 x+ x 個人是認為...ESD發生時也有可能引起latch-up
& F. }( j) }& x! p% c) V8 ?7 { 不知大夥的見解為何?! |
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