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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
4 J# M t& c# Q% M, @- F3 V回答這類問題並不用太傷腦筋
$ ]$ H4 G" v9 Q5 u# v主管是要看你了解這東西的程度( x3 |6 [- U b
提供個答案供大家參考5 ]# }7 V% B8 L5 t+ m9 X( _( k
ESD 是靜電放電沒錯0 O3 k0 S( F9 f1 Z! T9 F/ O
不過可以提一下它有哪幾種發生的機制& a% o4 o# @3 w7 g) g6 p, m: O
ESD 共有三種機制需要測試
6 a2 o7 [" U0 q b* [6 c3 p分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)7 E p$ i1 k. h0 j, Q: f8 Y
預防對策則為...- T* v- ?7 B* h% g9 w! u
power & ground pin 使用 power clamping% x f2 Q) E+ k) i. I1 _
I/O pin 做 ESD protect device, c& \9 k% g* X8 _4 o( h8 {
internorl circuit 有接到pad path 的mos....drain端做ESD rule放大
' w9 P5 Y9 a0 C# x$ F" d
0 F X! w. ~( cLatch-up 可以用簡單的話來解釋, z6 z V% F8 Q! P9 r3 d* H
power & ground path 寄生BJT形成SCR電路( R, _% k2 j9 S: b( u3 E; K
經由電源擾動....產生大電流的拴鎖現象
: q; ^" A* T8 i9 H造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
+ `; N% @. [( S3 C, d/ CESD討論版有篇關於latch-up的文章
: T2 g1 L; ^$ O3 n+ W可以view一下剖面圖跟等效電路圖, Z0 k8 t. l( w1 B
由剖面圖跟等效電路圖就能推敲出
5 O) }# h; D( o$ T! H& |; A/ Llatch-up該怎預防* L3 a, P6 D1 {8 n- H
1.盡可能補上well-contact以及subtract-contact
: s' B6 s/ G/ x5 I 其用意是為了降低Rw跟Rs的阻抗.* z2 h% v8 _ b7 s9 S
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開6 }% K1 J& V; m: t5 r# U$ m
並且保持gurdring的完整.0 [% |1 |, o3 u: N. [
(p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )! s' _. d* v4 K
0 L+ z, h, W! V% u2 _若有解釋錯誤或是哪不夠詳細的
$ L# W6 l+ R+ K1 Z5 Q9 G( v- e* l歡迎大家一起討論 ^^
- C! B3 h/ q2 l. m8 R1 z; K+ \) Y9 V# `
PS: latch-up比較常發生在pad週遭....內部電路比較少發生
' q9 _8 z$ j6 a$ o" D 個人是認為...ESD發生時也有可能引起latch-up7 }* z9 @: s" x& P
不知大夥的見解為何?! |
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