IC layout interview 常被問到的問題

egg

小弟不才....列舉幾個在面試時
主管常會問到的幾個專業相關知識
# h+ r- V7 m: y! }+ ]2 p供想從事IC layout工作的朋友參考
  {: U7 C7 ~% V" Y
. F; U6 |! ?- |% q1. inverter layout圖 & 截(剖)面圖
    尤其是後者...幾乎很多家公司都會要人把整個剖面圖給劃出來
  z; i/ ~+ }* |( q    還遇過更誇張的...連body contact也要標示出來 = =
2. 何謂ESD...如何改善ESD
3. 何謂latch-up....怎預防latch-up現象

最後....雖然這不常見
還是提醒一下大家
與主管面試時...不管怎樣
4 d- p& b' w5 M0 q都要裝的非常積極主動(先混進去那家公司再說 ^^")
不然就算你專業那方面過了
1 V$ ^/ h& h( c9 g( K, w5 O2 n主管也會覺得你工作的態度可能會不好
而不予錄用
  b' r2 e4 t4 H
2 I0 X1 C/ G' ~& u  g" i希望這些能幫到大家 ^^

egg

其實以新人來說
- P2 c- z: B- @( R回答這類問題並不用太傷腦筋
( O; z6 B9 F8 z主管是要看你了解這東西的程度
( {# }* D+ K" s8 k9 @提供個答案供大家參考
6 h# i' F7 Z' S0 l8 D& y7 }* ]ESD 是靜電放電沒錯
/ D; }" C) U: {2 m# h3 ^0 D不過可以提一下它有哪幾種發生的機制
ESD 共有三種機制需要測試
( T0 w( Z4 k. K  e5 @分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
預防對策則為...
power & ground pin 使用 power clamping
$ D3 B& b- t! w: I! P% y) HI/O pin 做 ESD protect device
# g2 z: i' {; N# ]internorl circuit 有接到pad path 的mos....drain端做ESD rule放大

: A3 w" P7 T: i2 y0 QLatch-up 可以用簡單的話來解釋
power & ground path 寄生BJT形成SCR電路
: E# g- S0 k" }! _4 @* z, ^經由電源擾動....產生大電流的拴鎖現象
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
: o- E5 Q  G: s# d, y. t4 F4 s: R4 vESD討論版有篇關於latch-up的文章
& u9 f. K0 e- |7 f3 Q% z1 H可以view一下剖面圖跟等效電路圖
# q/ ^+ e$ u8 @/ g2 _! f由剖面圖跟等效電路圖就能推敲出
! C0 U* ]2 l" v. ~2 L, ulatch-up該怎預防
# `) V4 X7 N3 q1 a% [, C$ U0 r1.盡可能補上well-contact以及subtract-contact
( O4 D' M! j5 H, o" v  其用意是為了降低Rw跟Rs的阻抗.
* ]3 _  h) n: \! d5 h0 x2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
   並且保持gurdring的完整.
   (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )
( E5 ]+ p: E2 s* ?
2 ~/ \8 B6 n: w$ m9 N1 D  L3 a若有解釋錯誤或是哪不夠詳細的
歡迎大家一起討論 ^^

PS: latch-up比較常發生在pad週遭....內部電路比較少發生
$ T9 W& ^$ }6 N- a. X8 P) B       個人是認為...ESD發生時也有可能引起latch-up
  A3 Y0 o" q. N/ I6 t       不知大夥的見解為何?!

djs880206

看著前輩們的見好好學習著呢！！
2 ]% r8 ]' E' K0 @

hhping

分享一下最近面試到一家公司的題目:
4 V  n1 l" Z) w畫出PMOS&NMOS剖面圖、NOR gate symbol、truth table和Layout，還有30題選擇題的LAYOUT基本觀念，不難但是一定要準備充足
2 c. j$ z: g+ l" h9 _& U

overlimit40

感謝大大的分享~~
以後去面試之前能做個事前準備了XD

jikeey

感謝你的分享
3 v4 z/ F# ]9 |  i5 e真的  面試過三家
幾乎被版大說到!!

ldhjay

感謝大大分享
( k( r/ q6 ]1 t  K9 Y感謝大大分享

dabing

毕业生很少会问很深奥的问题啦
; c) M' j; J1 a1 a+ m# `态度还是最重要的

jkl00108

看到各位大大對latch-up 及 ESD的解說及prevent都非常的詳細
非常實用~

pyi_dann

要面試，好緊張，好擔心，到時忘光光 = =

liu.leon

回復 3# egg

erer776654

讓我學習到許多經驗與技巧 很實用

david_chen

這些好像真的都是面試常問的問題
來這聽聽大家的說法以及經驗
, {$ k$ A4 z7 V- K希望對往後工作也有幫助喔

kerberos

謝謝大大分享 讓我學習到許多經驗與技巧

juro0827

謝謝前輩們的指導
/ M; y1 J6 S" T: w/ L很受用！！！

fuzzyer

基本的layout 觀念  都須了解
才是基本的工作態度!!

st5339s

其實 IC layout 是個不大的圈子，interview  當然是對基本技能的要求。但工作的態度與人際關係的培養仍是，您工作壽命的基礎。雖說從事IC layout  有80% 的怪胎，但有20%很好相處。你是否應該卡位到那20%呢，就算你很強，但風評不佳。連 interview 都不會有人想找你去喔。共勉之!!

ychchip

VLSI 概論相關書籍都看, 多想, 基本logic gate layout 需練習.....
有機會 參加個競賽 (if you are a student)

樹屋小惡魔

感謝大大的經驗提醒
往後有機會投履歷時
可以參考面試時該演練的話題
謝謝

Nancy_Yeh

會問ID&VGS那些問題是RD的事跟LAYOUT無關
當你進公司這些根本不關你的事

Nancy_Yeh

其實那些問題是RD的事跟LAYOUT無關
& B7 t6 ]) o) y# ]當你進公司這些根本不關你的事