DFM是什麼東西

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DFM是什麼東西，知道的前輩是否能說明一下..............................

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‘設計性製造’(manufacturing for design，MFD)
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" t5 Z. f$ T' K% g; o$ o在目前的設計流程中，設計與製造已經過於脫節，而CAD人員也缺乏製造相關的責任感，因而在製造時往往因太晚進行而無法再修改佈局。然而，這仍然存在著改善的空間，Balasinski指出，“目前我們只有少數的重要佈局元素會進行標準化，因此我們必須確定設計者有合適的產品組合可供選擇。”Balasinski表示。

, N% D) h3 D4 Q: i參數化單元將隨著結構校正製程，例如確保最小化的關鍵尺寸足夠保證元件的可印性和品質。Balasinski指出，設計流程將可因此簡化，因為設計者可以從固定的佈局元素中作挑選。Balasinski展示了一個佈局樣本，並表示品質更好的單元不一定會佔用掉更大的面積。

, i8 ~" f  T1 ?3 U( T5 J# A1 N標準化、參數化的佈局有許多優點，Balasinski說，除了節省設計規則的開發工作以外，還包括更好的矽晶模擬校正、改善的製程變異控制、可控制的OPC環境、更少的可變性、更佳的面積與品質折衷控制，以及對光罩關鍵尺寸更佳的控制和度量。

9 O9 J0 u  M8 f  EBalasinski透露，Cypress公司的CAD部門雖然一直強調設計規則的重要，“但也已經開始瞭解到更好的方法是使用參數化佈局，因為更多的設計規則便意味著更多的麻煩。”

小朱仔

幾乎每個星期，我都會收到一些關於可製造性設計(DFM)的新聞，包括新創公司、新工具或新技術等各方面。在業界如此關注DFM的這股趨勢中，我卻發現了一個問題：這麼多家公司都往不同的方向發展，這讓我們實在很難搞清楚DFM到底是什麼？

3 i+ y3 f. d& O! }0 fRichard Goering

; C# M/ D2 h$ S; R/ g9 kDFM的目標是很明確的：使設計人員所設計的晶片能夠在良率可接受的範圍內，正確無誤地被製造出來。但這個問題是如此的複雜，現在的情況就好比是瞎子摸象一樣，無法得到全貌。有些人認為DFM就是解析度增強技術，諸如光學近似修正(OPC)。有些人認為DFM是有關良率的模擬、分析、或最佳化。也有人指出，需要對因製程、電壓與溫度所造成的製造變異性進行建模，以便更系統化的瞭解製程的影響。

這麼說來，一個能判斷出晶片是否能製造出來的統計時脈分析工具，就算是DFM工具嗎？那麼，漏電流或訊號完整性分析工具，是不是也應該是DFM工具呢？若照這樣的定義來看，事實上每一樣IC設計工具都與DFM有一定的關聯。
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也因此，即使是Gartner Dataquest的EDA首席分析師Gary Smith也認為DFM這個名詞的使用已經太過浮濫，打算要從其研究中將此類別刪除。他說，“我們會再等一年，如果業界情況仍是如此，我想把目前的DFM研究類別更名為DFY(design-for-yield)，並把DFM這個名詞剔除。因為，現在的情況使我們在資料收集時遭遇很大的麻煩。”

對設計人員來說，他們並不希望成為製造技術的專家。設計人員只希望他們的晶片能夠正確地製造出來，但同時最好能用現有的工具來解決問題。

現在，DFM的單點工具到處都是，但完備的設計流程尚未建立。接下來，業者應該在包括OpenAccess以及Oasis等標準中投注更多的努力，而不是只是瘋狂地推出貼上DFM標籤的單點工具。

小朱仔

可製造性設計(DFM)在半導體產業奈米設計流程方法學中已變得越來越重要。在過去的設計中，設計師只有在他們設計投片後才能確定製造的良率。但由於存在其他的缺陷機制，隨著製程節點的演進和設計複雜度的增加，良率具有不斷下降的趨勢，因此目前在設計階段就要考慮良率問題。
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經過多年的定義和分析，現代製程節點的主要良率損失機制包括隨機的、系統的和參數化機制。不過基於良率損失的隨機缺陷模型從有製造歷史開始就一直存在。
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隨機缺陷

在較大製程節點上，隨機缺陷(塵埃)是主要的良率損失機制。由於無法預見塵埃將附著在晶圓的什麼地方，隨機塵埃會引起災難性的故障：如短路(即在兩條金屬線條間有額外的金屬存在)或開路(丟失金屬)，或者引起參數指標降低等問題(如阻值降低，附加的耦合效應)。而對於更小的製程節點，在早期製程階段的初始良率問題主要由新的系統故障模式主導。但隨著這些新製程的成熟，良率仍將受制於隨機缺陷。
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隨著先進製程中性能的不斷升級，製造製程中的隨機缺陷正逐漸下降，使得晶片在經過製程縮減後可以獲得相近的良率。同時，隨著更小節點上功能整合度的增加，使得這些設計更易受塵埃缺陷的影響，最終限制了良率的提高。這種增強的功能整合反而不利於製造製程的改進，因而降低了現代設計中可取得的成熟良率水準。
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由於存在這些挑戰，不同的EDA供應商、代工廠和設計公司正開發多種DFM應用工具和方法。目前就有兩種通用的DFM方法學適用於通用設計流程。

! A+ L, n2 b0 Y# i( Y# HDFM推薦規則分析法
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包括設計規則檢查(DRC)和版圖與原理圖比較(LVS)的傳統實體驗證是在設計進入投片前必須進行的驗證流程。由製造方面設定的DRC規則會告知設計師製程製造上對設計限制。這些約束中大多數代表的是真實製程限制，如果不遵從，生產出來的矽晶片可能無法正常工作或良率很低。在較小的製程節點上，良率問題正變得越來越複雜，而且從統計結果上來看，製程引起的限制取決於一系列的變量和區域(即某種缺陷機制出現的可能性越大，晶片故障的可能性也越大)。
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如今，業界除了DRC規則外還導入DFM推薦規則。設計師現在必須認真考慮DFM規則，並向製造部門指明依新規則完成的設計相對於依標準DRC規則的設計有哪些簡化。換言之，設計師能在製造之前預測出設計良率。實際上DFM規則除了具有良率預測資訊或限制條件不同外，和標準的DRC規則一樣簡單易行。遵從這些推薦規則有助於補償在製造製程中導入的變化。

問題是當設計師們在一個DRC檢查無錯誤的設計上使用DFM規則時卻出現上百萬個錯誤時，如何確定究竟是DRC規則還是DFM規則對良率的預測是正確的(圖1)？
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圖1：使用DRC規則和DFM規則的DRC錯誤標誌結果圖
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設計師不只是去注視‘類似DRC的錯誤’，而必須利用DFM規則下的版圖/良率統計數據，確定對良率的影響。這種分析可以透過某項規則或者多個規則的結合來實現(而這些規則依賴於面積、單元使用率、晶片級、直條圖/焦點或兩者的混合)，以便發現對良率影響最大的因素，確定最有效的解決方案(圖2)。

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圖2：使用直條圖和分佈焦點的DFM RRA實例結果
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# e' Q% i. n' @' K# O6 T例如，如果從版圖統計表運算得到的總良率是90%，而DFM RRA指出單過孔貢獻了總良率損失的40%左右，設計師就可以選擇做些修改，如在製造流程中根本不需要考慮時序的非關鍵時序路徑網路上插入雙過孔。

DFM推薦規則也適用於分析由於微影、化學機械研磨(CMP)和應力引起的系統和參數良率損失機制，不過對於這些應用，只能集中在基於隨機缺陷的良率損失上。
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DFM關鍵區域分析
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% b9 h% c! ~9 [( K* sDFM推薦規則提供了一種非常熟悉的用於識別容易產生隨機缺陷區域的方法。然而，要更精確地估計塵埃敏感度，就要採用一種更為複雜的數學模型。關鍵區域分析法從數學角度定義了設計中由於各種不同塵埃尺寸的影響而最可能發生電路失效的區域。
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不管如何努力地改善製程環境，仍然會有塵埃落在晶片和光罩上。這些塵埃會引起一系列缺陷：
1. 短路(金屬塵粒落在兩條金屬線條之間，引起不同訊號路徑上的電氣短路)；
) c% v. m, D! z0 F6 L7 g6 U9 ?2. 開路(在導線中出現電氣斷裂，造成訊號路徑斷接)；
( H% R1 f( N3 c: l' m/ f; k8 {3. 參數問題(阻性降低，附加耦合效應)。
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隨機塵埃引起電路故障有兩種方式，具體取決於塵埃類型和/或在製程流程中發生故障的點。如果金屬塵埃落在正好能連通兩個或更多彼此隔離的電氣網路的位置，就會在網路間形成一個電氣短路。如果絕緣塵埃落在一根導線的剖面位置，並且覆蓋了剖面的寬度，就會在網路上產生一個電氣開路故障。這些‘關鍵區域’受影響的程度取決於設計圖案和塵埃尺寸。對於一個特定的設計版圖，塵埃尺寸越大，關鍵區域也就變得越大。概括地說，設計版圖的密度越大，設計關鍵區域就越多。良率極限值(特定的故障機制所能獲得的最大良率)是關鍵區域(所有塵埃尺寸範圍上)和缺陷密度分佈(由相同缺陷尺寸上的製造製程所引起)的函數。對於特定層和故障機制(短路或開路)，關鍵區域良率模型可以用下列公式計算：

, s, p- H1 K+ Q其中：

5 `% z; ^! \9 K8 JD(r)為缺陷半徑為r時的缺陷密度；C(r)為關鍵區域面積

那麼，總良率就是每層/每個缺陷機制模型的良率之積。換言之，對每一光罩層(主動、多晶、傳導、金屬、過孔等)，λ必須在短路和開路條件下都進行計算，然後將產生的受限良率相乘後得到最終的預測良率。 在一個塵埃就足以造成設計中出現短路或開路的設計中，設計者利用關鍵區域分析方法，就能夠清楚地看到隨著塵埃尺寸的變化及關鍵區域變化的情況(圖3)。同時，根據良率統計模型(類似於DFM RRA)，設計師就能在製造前預測出塵埃大小對設計影響。這種方法允許在投片前修改設計，如加寬導線，而這在製造過程中是不可能的。
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圖3：關鍵區域短路和開路顯示結果圖
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+ Q  c+ m' i0 m* `9 `轉載於
# T9 U" u; x! Y' \作者：Lee Yeong Bin 應用工程師 Mentor Graphics公司

小朱仔

(續前...)

$ p9 k; J( L$ F3 C% V$ q  v- n" m本文小結

2 m' m" _* c$ e0 i設計師現在可以利用DFM RRA和/或CAA讀取設計版圖統計/良率數據，而不僅是傳統的DRC錯誤。這些統計模型可以幫助設計師在局部或者整體的上加強瞭解製造對設計影響。
推薦規則分析法和關鍵區域分析法可以結合起來同時使用。但是由於RRA和CAA都是用於評估隨機缺陷的影響，應該注意對於同一種故障不要進行兩次。例如，若推薦規則已用來解決開路過孔的影響，那麼，對開路過孔的關鍵區域分析就不應再包含在同一分析流程中，否則其影響會被計入兩次。很多公司在預測良率時採用兩者結合的方法。例如，過孔和接點開路通常用推薦規則來建模(作為單孔的失效率)，而導線的開路和短路則用關鍵區域分析來建模。對來自兩種技術的良率進行相乘得到總的預測良率。
; y4 U# `# x" e0 T- |基於合成設計良率分析套件還應包括微影建模、化學機械研磨(CMP)建模和時序分析等其它技術，以取得現代良率損失機制的完整描述。事實上，像採用雙過孔和導線加寬等能夠改進設計對隨機缺陷敏感度的版圖最佳化措施本身還會導入新的微影、CMP和時序問題。所以，和所有其他設計最佳化(面積、時序、功率等)一樣，良率的最佳化也是一個複雜的系統反覆折衷過程。做好這些系統折衷的關鍵在於要有能力精確評估各種設計變化的影響。
利用標準的DRC、RRA和CAA方法，再加上工廠製造對良率產生影響的準確數據，就能夠使設計師確定某項設計改進能否真正實現更高的良率。

6 B! W- h: O4 k轉載於
作者：Lee Yeong Bin 應用工程師 Mentor Graphics公司

skeepy

這麼說不知對否?就是模擬分析IC製造後會有什麼問題發生，
比如說METAL斷線或是太細，有需求的公司可能會買這套來
RUN，可憐的LAYOUT又增加工作份量了，我想只要依照
( b: _: H8 `3 A. TDESIGN RULE規範下去劃應該是不太有問題發生的才是。

" I/ a& S: T, ?+ M( \+ M  }若說錯了應該是參加研討會時在打瞌睡

yhchang

我想DFM 都是用在 Cell-Base的設計上
DFM在analog layout 有些是可以用 DRC rule來規範
6 N  y  I8 o# w3 A可是 有些 CMP或者是 加入 metal dummy , sloting filling的技巧
其實用DRC rule是無法描述清楚的

大舅公

本文小結   ]7 m) F7 ]/ P0 b  n3 [
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# q+ _# b) m( b, e/ d設計師現在可以利用DFM RRA和/或CAA讀取設計版圖統計/良率數據，而不僅是傳統的DRC錯誤。這些統計模型可以幫助設計師在局部或者整體的上加強瞭解製造對設計影響。 . ~2 F) r2 T- K0 N+ M: H, n
推薦規則分析法和關鍵區域分析法可以結合起來同時使用。但是由於RRA和CAA都是用於評估隨機缺陷的影響，應該注意對於同一種故障不要進行兩次。例如，若推薦規則已用來解決開路過孔的影響，那麼，對開路過孔的關鍵區域分析就不應再包含在同一分析流程中，否則其影響會被計入兩次。很多公司在預測良率時採用兩者結合的方法。例如，過孔和接點開路通常用推薦規則來建模(作為單孔的失效率)，而導線的開路和短路則用關鍵區域分析來建模。對來自兩種技術的良率進行相乘得到總的預測良率。 9 E9 `) n0 I& z5 I+ h
2 w( P3 o; m3 Y基於合成設計良率分析套件還應包括微影建模、化學機械研磨(CMP)建模和時序分析等其它技術，以取得現代良率損失機制的完整描述。事實上，像採用雙過孔和導線加寬等能夠改進設計對隨機缺陷敏感度的版圖最佳化措施本身還會導入新的微影、CMP和時序問題。所以，和所有其他設計最佳化(面積、時序、功率等)一樣，良率的最佳化也是一個複雜的系統反覆折衷過程。做好這些系統折衷的關鍵在於要有能力精確評估各種設計變化的影響。 3 U& q: N3 v. a' v4 Q
' e* h; i' d2 [/ j利用標準的DRC、RRA和CAA方法，再加上工廠製造對良率產生影響的準確數據，就能夠使設計師確定某項設計改進能否真正實現更高的良率。
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* ~( }$ I3 I+ }5 ?$ {作者：Lee Yeong Bin 應用工程師 Mentor Graphics公司