PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

jubrpc

非常謝謝兩位前輩的分享，小弟目前還在學習中，這真是非常實用的經驗與資料

bear_poppy

很好的東西...很細緻的解說唷~~~
& U$ C9 ^# g2 n$ {" w9 k....感謝2樓大大的解說
....感謝3樓大大資料的分享阿...

mike258

谢谢大大的分享，对你的感谢无以言表
thanks！！

pkjordan

謝謝大大的分享
. X0 u' j) ^' _1 n. k8 y很棒的databese
受益良多唷
9 E$ o. D/ m- P# ]$ {  l1 e3 N: p

sudaren

最近正好有在學習layout PLL，受益良多啊！

Davidy

VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO

kj.guo

PLL的layout各个blcok都需要很仔细的考量。
   首先需要确定一个宽度，通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后，VCO，CP摆一排，如有space，可以放IBAIS，如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排，PFD最好对着CP放，减小PFD的输出到CP的走线长度。
4 Y# m. y" |% ~1 PFD 要求采用analog方式run过LVS，保证up和dn路径最好并行layout，保持良好的对称性。
/ C0 w* i+ ?  H5 r2 CP也要求对称性layout，一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵，最好加sheding。
3 VCO通常采用ring 架构，因此要求每一级之间的走线对称，每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线，已减小彼此间不希望的couple。外层对好加double ring（VCO很怕吵，同时也很容易吵到别人）

a2ioiaiui

真是受益良多~~# i2 {; d! d4 D
) }* k- e+ C* W2 U8 ~$ G感謝大大們的經驗分享~~
: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X
數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G
很受用; i

Apha

有營養的奶水好吃,一定不能放棄,感謝前輩分享!!

milo_li

真是收穫良多，謝謝分享啊 ！！！！！！！！！！！！！！！！！！

tony750517

正好需要這份資料來參考!!
謝謝大大的分享~~~受益無窮!

wobf0928

感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深，
& U. l5 H: j" \, r6 Q感謝您們的分享，讓我增長見聞。

大大山

to PLL layout ,要特别注意不同模块之间的干扰问题，像PFD CP都是低频模块，而VCO post divider 则是高频部分。。。

max671119

感謝分享資料,
下載回來看看!
: m5 j0 Y4 d- a0 N! }0 A. N

fancysky

好人啊，分享资料，谢谢，正好跟着项目学习

wujie828

有見地，學習了~

ansem

多謝你的熱心分享喔有關PLL電路還在學習當中，這真的是很實用的資料

mask40169

感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝

laasong

我的話   是把filter的部分off-chip說
也就是把他外接在晶片外  
而VCO是核心部分 其餘的block就往右靠吧
如果是divider兩端的訊號都會用到下一級的話
% {  i+ E% c: }; Z3 i3 f* k那訊號線就盡量等長囉
對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的
# J- K" a" i: Q- D1 A其餘部分   比起來  真的很小......
8 q( j, |  o" w. m5 X
+ @9 |9 X9 m3 M' L/ ?" N[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]

clarkhuang

感謝2樓大大分享
% C, m# L7 f) w0 N& K; d
* j" W& o" d: _最近剛要畫此電路圖
看完後受益良多，希望此版 有開個類似的討論區 在說明區塊放置的位置
可以讓大家互相切磋學習  感謝