用HSPICE跑analog simulation出現time step too small的錯誤

u8912017

有遇到此問題的人都知道這是因為電路在Hspice模擬時發生了不收斂的問題，最簡單的方式就是加上initial value或者是加上一些加速收斂的指式即可…

jimwang94306

小弟是新手 謝謝大家分享經驗

jsp0520

我之前也遇過類似的問題
baker 的書(舊版的)有提到收斂問題主要是調整 ABSTOL VNTOL RELTOL 這三個參數
6 Z, H; ~5 L9 l" S# S- V3 c$ F0 ~這些參數是絕對電流容忍度 結點電壓容忍度及相對容忍參數
根據spice的版本有不同的default值
, i0 ~8 P7 z& H7 b( Z: n設置可以改變疊代的次數 ITL
2007似乎是default到100(ITL=100)
) M4 M( X& a& H* q' I再來就是電路上的問題
- [' a6 e& o$ W# j' p2 S可能是變容比值或增益造成不收斂點
可能要檢查一下回授的參數
# ~- a+ V4 d  XUIC好像沒有明顯的作用(誤?)
7 Z1 [9 H+ J: Q% K
" G$ t; @$ H1 I& e% D7 V4 Z% L8 R
2 W) o) U" E5 o8 U/ K1 [以上是小弟一點點的經驗
景供參考

jackrabbit

以個人的經驗, 我會建議參數下越少越好
如果一個電路必須加了一堆參數才能模擬出結果, 我會覺得這個電路不夠robust
我也試過用iteration什麼的加了一堆, run一個簡單的DFF 接成的除頻器都可以掉clock或跑出glitch...
" S( C$ c! \& s4 Z* j從此之後我就保持option只設定accuracy 跟 method 兩樣, 頂多再設個小數幾位之類的~

- l% y( B6 V( }: _% I. \$ }5 G* F$ |當不收斂發生的時候, 我第一個會建議的是加trigger source
, h; Z1 o- u/ E- K& Jpower 用ramp (快或慢都可以試看看), 有多組power就多設幾個試試, power直接給DC很容易不收斂的!!
, X; ?, ]  [( j7 V1 H有power-down訊號的可以寫pwl 去toggle它, 也會有幫助
2 f' h  l- g! M. a再來, probe current 很容易不收斂, 可以先拿掉看看; 減少floating/unconnected nodes, 這好像都跟演算上會扯到無窮大有關
3 R9 |" |) Y! D$ E+ r# `& m再不行的話, 加initial condition, 去寫 .ic/ .nodeset 等等
9 u+ _% b$ ~$ c( @# R這些試過都不行....我會先把電路拆成小block run過, 確保都正確動作後, 再check system 接線有沒有問題
# T! w- w( S9 R3 ~! ]  }* e最後, 才會去試下參數....
以個人經驗, 通常加trigger source 還有不probe current, 幾乎可以解決掉八成不收斂的問題
記住, spice說timestep too small只是告訴你不收斂, 不是真的把timestep加大就可以跑!!

cyan215

原來是不收斂的問題~
$ U4 K0 _3 `0 ~' @
3 I& G/ D. ~3 y2 D( h+ T8 @參考版上大大的資訊試試看~

kmchen3089

Dear all
* y* `/ r+ ]) D5 G1 t" v( mMy name is Kuan Min Chen
$ t. m9 p3 q! l$ I3 LI am analog designer from Taiwan Hsinchiu
To help junior analog designers in Taiwan,
0 Q% @% U: X; h- b; hI provide my experience (about 10 years) to share with you about issue of time step too small !
Part 1 about issue of time step too small by Kuan Min Chen
4 L* E0 U: @( }$ d/ t, T" {
1. first 用HSPICE跑analog simulation出現time step too small 有可能發生在t=0 (initial state)
4 b" \6 S0 R, A. W or when t=t1 (t1 is less than hspice simulation stop time)  ,而為何出現time step too small
! Y8 o3 S7 T! E6 w* o7 d$ h 之訊息,為因為 Hspice 只是一個計算器, 它對電路建立K.C.L & K.V.L equation matrix & use Newton-Raphson algorithm to solve the root of matrix equation,
# t) G! U( `# {' p* s且它會對很多時間點做計算,且比較相臨時間點間之電壓或電流值之差距 ,如數學上,若一曲線
& d) q" e0 ~4 y9 E" H; ~y(t)在t=ta發生不連續(即不收斂,發生離散點), 則Hspice算完ya=y(ta)後 ,再算yb=y(ta+dt) but Hspice 為減少模擬時間,會先取dt較大時, 而再去比較delta_y=y(ta+dt)- y(ta)之差value, 而若delta_y較大時,則Hspice再減小dt value,(because Hspice “default think” y(t) curve is continuous in mathematic, but because 在t=ta發生不連續, so delta_y 值仍然較大,
故Hspice再減小dt value, 可是因為y(t)在t=ta發生不連續, 故Hspice即使將dt值弄到很小很小 ,而delta_y 值仍然較大,故Hspice放棄了,而認定此曲線
y(t)在t=ta發生不收斂, 而因為Hspice將dt值弄到很小很小, 故出現time step too small之訊息(because dt is dynamic time step value),且因為Hspice認為電路有連續時間之特性so Hspice不跑了,總之出現time step too small 代表發生不收斂
9 u* I9 W( d/ S
/ H$ s$ @& V9 P( y0 X3 K2 .The most effective solution to sove time step too small is to update your Hspice version (越舊的Hspice版本收斂性越差, 如Hspice 2008版本優於Hspice 2004版本, because new Hspice version has updated algorithm to solve 不收斂, 我建議勿使用早於Hspice 2007 之版本,如hspice 2010 version 則幾乎都會收斂(for無電感之電路及 t=any time point) 收斂特性為Hspice 2010>Hspice 2008 >Hspice 2004> Hspice 1999

3. 將GMINDC 及cshunt值調大雖然有助於收斂,但GMINDC 及cshunt為原本電路中不存在的東西,故GMINDC 及cshunt值調大,則模擬結果越不可信
3 z' m# z5 ^. n! l9 W( d+ W
4設定 .OPTION runlvl 中runlvl值越低雖可解決不收斂,但模擬結果越不可信,
Hspice預設runlvl=3 而runlvl值小於3模擬結果越不準確,
; W# g& Q: l6 T0 C) ~9 zrunlvl值大於3模擬結果越準確

5 c* Y; z/ @  w7 y  \7 y5 O  }  f5.有時不收斂是因為Fab所提供之spice model有問題, 越便宜之Fab的spice model越有問題
,因為便宜沒好貨,若Fab無法解決,則改跑無收斂性問題之tool如nanosim,但其正確性比hspice差(誤差在10%內)

kmchen3089

Part 2 about issue of time step too small by Kuan Min Chen


. `7 R+ ^: t  j; X$ b+ ?6 POWER電源由LOW升高到工作電壓有時也可以解,(指如 vdda vdda 0 pwl(0ns 0v 100ns 0v 200ns 1.8v),則在0ns~100ns之時間內因為節點狀況皆相同,故在t=0處會收斂可跑,但不代表在t=1000ns處會收斂
" J# ?7 P& ]0 w$ X6 B2 h( n, Q: h
7檢查電路中的雙穩態電路(latch, DFF等)，because 雙穩態電路在t=0處 ,because雙穩態,故Hspice易猜錯, solution is to先將雙穩態電路(latch, DFF等)reset
7 I6 w8 y. p, m, Y. e' [8.有時稍微改變vdd and temperature value 則可解決收斂問題,
1 K5 n' r2 g2 Z$ r如原本要vdd=1.8v ,temp=60 but不收斂,則試vdd=1.82v ,temp=62
3 J6 n2 J' o6 DOr vdd=1.78v ,temp=58 等組合
+ P+ i2 ]3 h  W0 U
9.set initial condition to the critical node of your ckt ,對t=0處之收斂問題有些幫助
但不是萬能的,因為若你的電路太大且結點太多時,
4 l7 g( b+ @% u4 z, ^我的經驗是將你跑過成功之檔案之initial state file存起來,
' G% G0 }3 x. Q$ V讓無法收斂之檔案去呼叫該initial state file, 且由hspice *.lis file
3 ?7 M/ R; F, K& \# t- n5 J4 O1 o內,其會顯示那些節點有問題而再去改存起來之initial state file
$ F8 N; o! }  R7 E' K, _內之那些節點之value ,而如此多試幾次
- g2 T' X2 H: X* f% `  w9 b
% |0 ^% {! s6 m. w/ r) ^# [( g10增大疊代次數ITL4有一定程度之幫助,但在Fab所提供之spice model有不連續問題時,
還是沒用 ,因為若本身即為離散點,則試多少次還是發生離散
6 P% {$ u# p3 Q8 x; c! }
) L+ ^8 W( C! p- [1 e; L' r11 注意你對電路之所有輸入及控制及工作電壓及溫度之設定是否正確或是否合理,
記住Hspice 只是一個計算機,它只是幫你解K.C.L & K.V.L equation,
9 Z' z; G& @9 c! e6 g7 ^0 ^而你的電路架構及對電路之所有輸入,及控制及工作電壓及溫度之設定之不同,即等同於你製造出之K.C.L & K.V.L equation之不同,  若你製造出之equation本身就無解,
8 Q, ^: G, b6 b# {1 `/ A( x則Hspice發生不收斂,且不跑了是理所當然的, 記住Hspice 只是一個計算tool
# C* P/ i( f6 [  }: j
  S  ], _; m$ ^$ W* }8 A12.活用上述之2~11點之心得則可以解決大多數之不收斂問題
% L& Y! O& q% `& K, ?
  a+ Y+ d, L8 \) o希望此文對於台灣之類比設計之入門者有所幫助

e2000

下.IC或者給某個節點一個電壓值
/ ~6 {; Q0 ?' d  j/ _8 T不然就是改變電容值，或者是像某些大大說的變time step就可以了
0 ~/ ?! V$ ]5 y8 D4 Z9 q3 |7 D. f# k使用手冊上面有針對不收斂的問題解決辦法

chris020

你沒說你電路是什麼,
+ A1 l# A2 R8 J  G0 B7 l9 U2 A像是ring osc ,SR-latch等..有回授的..要給初始條件