PLL output頻率如何才算settle?

jackrabbit

小弟是做PLL的新手, 最近用spectre run simulation時遇到問題
我用的架構是charge pump PLL + 二階filter
9 L3 Y4 k' [5 m0 d' m當看時間對頻率的圖時, zoom-out看會lock在一直線
& T* ~7 s1 a1 g8 V% b/ X- O但是zoom-in之後, 會看到其實不是一直線, 而是有點像sinwave的ringing
/ d/ E  u5 k5 ~7 M0 s" zamplitude相對average value很小(大概在ppm級了), 但是相當穩定, 並沒有再繼續變小的趨勢
reference freq. 在1.2MHz, 所以不像是reference spur, 感覺像damping
(dft算的頻率44KHz, 用liner model算出來的natural freq. ~33KHz)
6 P0 N& C% N) }& k) S同樣的現象在VCO control 電壓上也看的到
$ M) {, g/ k* ?; k  p; y7 I; N我想問的是, 這樣的現象是正常嗎?
PLL output lock該如何定義呢?
也是像close-loop OP做slewing一樣, settle到final value的幾percent之內就算OK了嗎??
1 k. k0 M8 P  \3 r- U7 \煩請各位高手指點迷津, 感謝!!

adele

lock住的时候，是会出现那样的波纹的。
理解是：你是否在charge pump里面加了一些delay,来消除dead zone影响.
- Z  J- K! }3 Z4 b! U4 V如果是,那就是正常现象了吧.

monkeybad

振幅若是已經在PPM級的話 那樣算是很小 屬於正常現象了
控制電壓這麼小的振幅對VCO而言影響已經不大
+ f0 Z) M9 ~4 y' J. H! Q4 [$ I; i所以你的模擬應該算是OK的囉!
, m8 n0 g0 [7 o5 e如同adele兄所說的
會有紋波應該是你的PFD裡面有一些delay cell用來消除dead zone的
5 d4 o) t3 ~1 A8 T. s$ G另外因為畢竟是實際電路 控制Charge Pump充放電的時間不會完全同步 而且上下兩個電流源也不會完全一樣
所以會造成控制電壓有一些小的紋波
# S6 P& u4 E% e! ^
PLL Lock跟做OP slewing差不多 你看控制電壓settle到一個電壓值 然後穩定了以後 就算LOCK住了

( V5 T! T% L3 c! X7 J" e, g- m[ 本帖最後由 monkeybad 於 2007-7-24 01:39 PM 編輯 ]

macrohan

如果幅度很大，是什么原因？ 我仿真PLL行为模型，VCO、PFD、CP、LPF是实际电路，Divider用verilog－A替代，锁定时候波纹比较大，感觉VCO的信号泄漏到LPF的输出端了，请这方面有经验的指点一下该注意什么？

monkeybad

紋波大是大到什麼程度呢?
4 F) ], e9 ~0 d3 s: G
( B  y+ n! }8 L( w就我的經驗來講
" }- e+ Q4 i& c& f
6 ~( {# ~) @, N3 f' ]+ l! b也許你把LPF的電容加大 或是減少CP的電流也許會改善
' ?8 w1 I* m+ J$ h
之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會那嚴重
4 [. I- J/ o8 o有漏電流就會看到控制電壓鎖不住 上下震盪幅度很大

jackrabbit

感謝
這樣小弟就放心了!!
  A1 S: Y$ A( c: ]電路裡中的確是有動一些手腳來消deadzone
3 Z: F/ X. o/ w  @4 K3 _
$ B$ o* T- c8 J! ^: a但, 能否再請教為什麼加了delay cell會造成波紋呢?
1 a8 D  y6 M4 V% N# G就我原本的理解是, 因為有deadzone會累積phase offset, 所以每隔一陣子會重新lock一次
這樣子VCO的control電壓上是會有ripple沒錯
原本認為把deadzone消掉應該就不會有這個問題了(或是至少可以變小很多~)
0 N0 C" L  ]0 O但是就幾位大大的回答, 似乎是加了delay cell去消deadzone也會造成波紋?
2 n4 |; Z5 x9 Z+ M5 x能否再解釋一下其中的道理??
感激不盡!

monkeybad

我的看法是
有沒有加delay cell都還是會有紋波
要完全沒有紋波 除非是理想的狀態
鎖定後 PFD為理想電路 產生控制CP的充放電開關信號完全同步 而且充放電的時間都一樣 另外充放電兩個電流源電流也完全一樣
電容上面的電荷也不會漏掉 控制電壓才有可能保持固定沒有紋波
7 N# }! W  M/ Y3 I( z" g6 Y! j因為我們用的是實際的電路 一定會有誤差的

那加上delay cell好處就是可以消除dead zone
: K2 O8 s. K: ?至於產生的紋波 有沒有加都會有這個現象
那假如沒有加delay cell 造成phase shift 對PLL jitter影響 比起非理想效應造成的影響 應該更大才對
而且非理想效應造成的紋波可以透過電路設計去減低 例如想辦法把CP充放電電流源平衡 PFD控制信號做成同步等等
那要消掉dead zone 目前所知道的就是加delay cell

fcchang

我的經驗是
+ [, Z& u% Z1 Z1 X你的擺輻大小同時也跟你選擇的phase detect有關系
* O2 s' B; n2 [, s3 I4 T+ a$ a有些phase detect即使鎖定也會造成較大的波動
) {* x  Y8 R# `' O5 K4 }4 H有些則相對上小很多
看是linear 還是bang bang都有關系

yoyo20701

嗯~~~多謝大大的講解喔~~~小弟大概懂一些囉~~~~~~~~~~謝謝

semico_ljj

最近接触PLL了，感觉到比较难，呵呵！努力中

macrohan

这个波纹比如有10mV呢，但是波纹的频率是两倍VCO频率，也就是VCO的偶次谐波由于
" u$ G% V; \+ B- a. z9 Q8 l+ \' _, K可变电容的非线性反向泄漏到了控制端，如果做整个LL系统的仿真一定会看到这个现象，
' C" q7 k, l- F7 n! d6 n我想这个高频的波纹是可以忽略的。低频的波纹会造成相位积累。
# e* J- r6 S6 u! @5 |大家一起探讨一下！
& t. E3 m( I" l; j- ^, ]# ?$ @
+ B5 w& @' c7 X. W4 o% X. i

原帖由 monkeybad 於 2007-7-25 10:56 AM 發表
紋波大是大到什麼程度呢?

就我的經驗來講

9 X6 F/ B9 V& X* N# \+ s- y5 X也許你把LPF的電容加大 或是減少CP的電流也許會改善

之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會 ...

bluecolin

應該是正常的  要看你鎖定的範圍要給多少  
& X& G( {6 U5 O小於1%我覺得應該就算是鎖定了

賴永諭

motorola Application 說
穩態的5%以內算settling time

lee1207

身為雜魚的我~只好多看多學點~

quantum

个人的理解是： 任何动态反馈系统都会存在输出波纹的。因为反馈都是滞后的，只有输出偏离理想值后才能反馈才能起作用，因而纠正输出偏离使之往理想值靠拢，从而输出会出现在理想值附近的波动。

小弟没有实际的PLL经验，但是最近调了一个Duty cycle corrector电路，也是反馈问题，我的经验是：如果单位输出偏离所对应的反馈输入越大（对应环路增益大，相位裕度小），则输出的波纹越大，但是锁定时间变短；反之如果单位输出偏离所对应的反馈输入越小，则输出的波纹小，但锁定时间变长；这一点可以对比OP的静态反馈回路来理解。

! D2 T5 R. m( p/ H" M据此理解的话，4楼所说的波纹大的问题，是否可以通过减小环路增益来解决，也就是减小PFD到CP输出的增益。
9 ?) L* N/ L. }" E: W( ]) B% g7 Q& A3 \
欢迎指正！

frankiejiang

说的没错 其实减小PFD到CP输出的增益就是减小CP的充电电流
$ b& V* N# j7 y9 X# M. E. \这样确实会减小波纹！
其实假如delay cell的作用是使控制端的干扰频率变的和reference的频率一样高
8 O# T/ r) i; o9 z: G* K如果没有delay cell，VCO控制端的干扰频率比reference低很多，因为FD要积累到一点的
& V* R9 f: ]% I  E相位误差才动作，但是VCO对于他的控制端是一个低通系统，因此需要避免低频的干扰！
( k9 D; A$ l- b% {7 ?/ J1 J如果在控制端看到的是高频干扰，其实对于整个LL系统影响不大！

apiapia

收穫良多
# [) k$ k! b8 Y6 {% j看來在PLL這方面要學的還很多呀
% ?, l8 }! |/ {0 i8 ^7 V謝謝板上的大大們補吝嗇指教!!!

hisanick

最近也在碰PLL
" P8 ]0 q# I3 i- C  m對  the ripple at  Vctrl of VCO 去看他的頻譜
& _* _) E3 [( A- b' o; p. W不管是 integer or fractional  頻譜勢必會由 DC 最高power 再來就是 ref freq 的倍頻項
然而在 Vctrl 端看到 被頻像勢必就像個雜訊般
所以解決方法有二 加大電容 砍低頻雜訊
, ]: J) G7 Z% {/ Z* A8 \- S                                 降低CP的電流
跟樓上大大結論一樣。

雷迪斯

雖然我不是做PLL的
但是多看看也好
+ c' D7 C) C3 Z$ _5 K又學到好多東西了

deltachen

最近接触PLL了，感觉到比较难，呵呵！努力中