PLL 的實現方法?

kolong

請問cpld可否能把一個input的frequency倍頻....
0 u0 r8 F( {' |6 ^) e2 N; X, z) N倍頻是否只能用PLL的方法?
# b, p  a# m0 W9 N* Q+ a最近遇到這個問題...想看看各位的看法..

tommywgt

答案是可以的, 只是就以成本來看的話划不來而已

kolong

用cpld的話...
* S$ m+ b  z7 L+ f, f$ reffort會有多大呀....有沒有一個概念的數字
) W$ h) N0 G5 g* I, p. E另外...如果input的頻率很低(60Hz..)...
cpld還是有可能做到嗎...
) l# @5 d* _8 H- G7 \因為問過代理商...是沒辦法supprot那麼低的頻率...嘻嘻

- j0 P- G) M8 ][ 本帖最後由 kolong 於 2007-3-17 06:20 PM 編輯 ]

tommywgt

你可以上中央圖書館查一下, 有一篇碩論論這一件事.
( M& ^5 B' N- Y* e
輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對

kolong

不是要用市電的信號...
0 a# s) L% J. G  a" ^/ E4 l4 C8 `是要用panel裡面t-com的v-sync來同步led driver...
" s) k, H: n4 e4 X$ `所以不是clock generater的function..
' V) \9 D4 g7 i- G目前我是想用cd4046...不過filter方面就傷腦筋了...

tommywgt

如果你能講的更詳細點的話, 也許可以幫上忙也說不定

kolong

搞了二個禮拜的CD4046 (PLL)..還是覺得無解....
2 w5 ]9 k- Z# _% \% {; ?+ j7 U5 [我的function如下..
用60hz的frequency去產生2.457Mhz 的frequency...
) h. x/ Y+ T+ |, V2.457Mhz是要給LED driver當clock input用的...
這樣LED driver所產生PWM才可以跟V-sync同步...
現在遇到的問題有下列幾點..
! k1 t& q0 b/ }/ W& d1. 60Hz要產生2.457Mhz.....60*40950 = 2.457Mhz..
) c4 H: _, N0 Y5 W( b5 X   因為40950實在是太多倍了...這樣VCO平均一個level大概只有不到1mV...
   noise就比1mV還大的多了...
2. 60Hz實在是太慢了...所以不可以用被動式的filter..只能用主動式的(就是用op啦)
   按照datasheet的公式..所算出來filter的R跟C..只能當參考.. (果然..類比的東西都要靠經驗)
% v/ X! s! k1 [* Q( a# _   實驗了一個禮拜.總算感覺filter有在動,不過目前還是有一些問題還搞不清楚..

: j4 Z$ d6 q% t  p7 s不知各位大大是否還有其他的idea可以實現這個function....(用60hz去產生2.457mhz)

tommywgt

如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?

ssejack1

個人看法:
將 sync. signal 當成 enable信號, CPLD 內部電路用 OSC 產生工作 clock 信號源,藉由 sync. 來  enable 應較容易實現吧!?

kolong

其實用PLL產生2.457MHz的clock給led driver
, _: {8 g+ N- f! A6 T最後所產生的pwm還是跟v-sync不同步啦...
: G$ H( n1 y1 g- B1 r$ ]所以現在改變做法...
直接用60hz產生600hz的pwm...
duty就一直去sample  led  driver的pwm就可以了..
目前60hz-->600hz已經ok啦...剩下的就是去sample led driver 的pwm..

) c  ~) d+ T( v  o感謝各位先進的幫忙呀
: @/ i1 w# ], P1 n$ w
; U- `0 ^1 _2 U+ L" D2 E6 Q5 t& G1 o另外...想做一個shift的function..
  i4 g4 {  I' s7 W% o7 T$ Zled  driver的pwm進來...送出去的pwm要shift 60度或120度..
是否有比較簡單的想法呀...

tommywgt

如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

zanthia

如果 jitter 要求不是很嚴格的話,
, g. D. ^5 J) I* r利用 74297 的電路來參考 60Hz 或許可以;
DCO (ID counter) 跑在 2.457M * 32 對 CPLD 應該是很容易作到...

kolong

原帖由 tommywgt 於 2007-4-16 02:14 PM 發表
如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

) g/ [' m2 v% ?3 M$ m$ g
想法是這樣沒錯啦..
以2.457MHz的clock來說...
2 ~% c2 c' K& c2 T7 {) B6 K你會需要12bit的counter來數high是多少跟low是多少..(因為pwm的duty是會變的)
shift-->one counter
memory high-->one counter
! j9 S3 }* }; w/ U- m$ Hmemory low-->one counter
+ ^9 e6 b! p" {9 c, f我目前是要用到四個counter...
: [: S% o4 `3 F& G: l不過這樣做起來感覺很不好...

2 C6 i8 f1 d8 H而R G B各要一組shift..
, {. [! E! n' a- b4 {7 f8 N. M128microcell已經被我寫爆了...唉....
: S' Y, Z) `2 p0 [9 y. A( |; H
4 `" `6 S  K  Q( Y其實光是寫同步的的code...128microcell就已經被我寫爆了呀
0 F. j. g2 X- ?! N8 X(目前是用lattice的 iM4A5 128/64)
, y. L7 A, J0 K2 L0 R, ^
所以才會問各位先進是否有其他的想法.....

tommywgt

128microcell在一般的應用可以放一大堆東東也...
4 Z" K! @* c: h' I+ T" n4 j3 j你的design很大嗎?

tommywgt

也...回到你回的問題...
- u- ]5 J7 D& J8 i+ v4 Z$ ^1 H& P/ \要做phase shift可不用改到duty cycle啊...

kolong

原帖由 tommywgt 於 2007-4-23 04:30 PM 發表
8 b) B0 C- I: o7 F/ }' L4 z也...回到你回的問題...
& f3 V( C7 B5 e; v/ g  V要做phase shift可不用改到duty cycle啊...

其實我shift要做....duty 也要改..
所以才需要那麼多的counter...

tommywgt

願意把所有的規格列出嗎?
也許可以放到64 micro cell也說不定...

kolong

RGB三組pwm要用到12bitx3
  a( m' @! O  l# f( |output也要三組RGB 12bitx3
8 |* Y& x& @% y  \+ {( G6 P, p( G 同步需要一組12bit counter
$ w( x9 z% _! L7 E0 W# G& W
其實我用到的reg..大概就要180個了
所以64 microcell是不太可能啦...

eject

問一下下...
' K/ U# M* O7 H; a; P/ r
: E6 X3 i2 l+ @: O: t你有HSYNC可用嗎? MODE 有固定嗎 ?
有的話至少已經上 KHz
5 W+ W7 U. l- ]而且就倍數來說一定也會跟VSYNC同步吧

kolong

原帖由 eject 於 2007-6-8 07:19 PM 發表
0 z4 ~0 L+ O# u7 G% a$ w0 E! l問一下下...
" _7 k. H+ i- U# y& F' U8 |
& w0 A+ b: L$ {' u+ G你有HSYNC可用嗎? MODE 有固定嗎 ?
, e( Z% o6 d; N2 k/ c3 N有的話至少已經上 KHz
' Q" B$ {3 O$ i- Z3 t而且就倍數來說一定也會跟VSYNC同步吧

是有H-sync啦...
; ?' W( I2 E0 A1 \不過不能用h-sync來做...
因為用h-sync來當triger所造出來的訊號不一定會跟v-sync同步.