三階DT sigma-delta積分器輸出波形飽和的原因?

wlyi0928

各位先進大家午安:
, J; R9 u  [+ Z# M
2 u4 v8 ^' q9 X: F目前小的正在做一個三階Switched-Capacitor Single-Bit Sigma-Delta Modulator.
* D% ^8 T+ G6 O7 p+ L( M應用於音頻, 輸入訊號頻寬=20 kHz, 用的是CIFB架構.
很不幸的, 其中第二階及第三階輸出波形皆已經飽和, 量化器輸出的數位值當然不對.
能否請各位先進指點任何有可能發生問題的地方呢...任何地方都好...拜託拜託...

8 @2 `, T/ }9 @& Z" i4 y$ F; Y3 }6 r感激不盡!!

baoer

我之前也問過中正大學的李順裕老師，老師說，
你可能一開始模擬沒overdrive voltage考慮進去，
; f. [' {( S( ]1 l那你可以試著去調小積分器前面的系數，但提是
6 e6 s. N+ s' o  C) b+ b改變系數要依舊符合你的要求！

chip123

還有沒有更好的答案？看來可能是重賞金額還不夠?! 所以，雖然有這麼多人看過...

3 w# O3 G) s# ]1 C. U因此，特別加碼10元RDB！懸賞者 加10元RDB 以資鼓勵：讓好問題得到好答案！:o

chungming

系統方面要注意是否穩定，有用MATLAB先跑過穩定度嗎?
積分器的參數是不是太大，這和樓上的大大說的是同樣意思。
電路方面有可能是積分器的commom mode input不夠寬也會造成。

0 J2 i" f) x) @8 e+ Z% p, v# m% ~參考這篇paper:
! d) S1 j7 S  D6 N, ?' M) f: lA 1-V 140uW 88-dB Audio Sigma-Delta Modulator in 90-nm CMOS

Libin Yao; Steyaert, M.S.J.; Sansen, W.;
3 h; Q( f$ o! D$ o. {6 ?# wSolid-State Circuits, IEEE Journal of
7 d" p5 O! M3 D/ N# y) EVolume 39,  Issue 11,  Nov. 2004 Page(s):1809 - 1818

liangshangquan

可以先嘗試用較小的輸入來仿真看是否是積分器超過了op輸出擺幅的原因
也可以在matlab�來模擬各級輸出範圍的大小
. Z: e, }9 m2 V" U8 j如果過大超出了op設計的極限 需要考慮增加增益衰減因子修改係數
或者在電路中修改結構和bias來調整輸出擺幅

kuohsi

1. 係數不對，要用MATLAB跑出係數
2. 輸入信號Vin > 參考電壓Vref
4 ^6 H2 C: y. @* h7 }8 `: x3. 積分器極性接反

glavine

係數可能出問題吧∼∼∼
1 S( h9 X. o4 d, XAHDL先跑看看阿  用理想的比較器 op dac先跑出來
在一個一個換成真實的比較好找bug吧
" G& ]2 a7 I. M3 s- _$ h* T
$ }3 k* s* h! `" |& u. |, x3 g也有可能是接成正迴授＝ ＝
1 M3 z' @. [7 J0 z3 D0 y這常常遇到
: V% h( E, {7 Q: V. kCIFB的dac也要注意極性 也不能接成正迴授

qw101

請問ㄧ下，輸入信號Vin(p-p)跟參考電壓(Vref+-Vref-)的關係為何(有倍數關係嗎)，還有如何判斷極性正確，亦即輸入接到積分器，積分器接到比較器，比較器準位再回到積分器(簡單結構，複雜的結構也可以討論)，and如何在時域就大概可以判斷數值是ok的，然後再去做FFT。

小緯仔

你可能要先用matlab去做系統上的模擬
: l) t% w  Q: k看看是否穩定，係數我覺得是造成你飽和的原因

bigben

调制器的系数的问题吧？
各级采样电容可以降低看看！！！！！！！！！！