有關PLL的jitter量測?

monkeybad

請問一下各位先進
4 ~. D1 v. U3 E9 J0 |, V* P: P% h在PLL的spec裡面 jitter算是最重要的一個 那一般都怎麼去定義jitter呢?
還有都是怎麼去量測的呢? 是用示波器嗎?

" A: b; k" U9 E另外還有一個疑問
3 ^) E2 X# W/ g8 i9 _) j0 e* K就是假如我現在的PLL clock鎖在600MHz 可是示波器的sample rate只有500MHz
顯然沒有辦法去量這麼高的頻率 那可以把PLL的clock除頻 變成一半 在拉出來量嗎?
這樣量出來的jitter所代表的意義會有什麼差別呢?

finster

就以PLL的量測
0 m9 _+ ^1 R$ s0 f1 I) s首先要說明一點的是: I/O PAD本身很難有高於150MHz的clock output(這點應該不適用於RF)
正常情況若要量測PLL,大都是把PLL降頻到100MHz以下
如此一來I/O PAD才能夠正常地把clock waveform送出來
這點是I/O PAD先天上的限制
原因很多,諸如ESD protection的size所造成的寄生電容太大,導致無法工作在高頻等等......
- H9 l7 x: _2 z, N% n# g; h我沒作過RF,所以我不知道在RF情況下是否也是這種情況

% E' z5 C- P; }/ V9 R要量測jitter當然是直接量最準確
6 g; n; l. i% ~, ]& O( R/ A' X# @0 P# |不過,就像我先前所說的I/O PAD先天上的限制,所以只能先把PLL降頻再送到I/O PAD量測
2 T/ h8 J% b* o9 N7 T雖然兩者的clock並不一樣,但因為源頭是從PLL所產生出來的
所以,理論上PLL的clock jitter也應該會等同於除頻後的cloc jitter
當然,你也可以將chip不作封裝,然後直接用probe來量測,不過,要先畫有probe PAD才行,而且其儀器也要很高檔才行,只是,這個樣子作實在很麻煩

3 L1 P% m8 S4 g5 S) A要量測jitter除了示波器
我還想不出有那種儀器可以輕易量測出jitte
而一般的示波器,好一點的都會有量測jitter的功能
裡面的選項大概有rms jitter, peak-to-peak jitter, cycle-to-cycle jitter等等
6 I/ m5 ^1 ]: ~8 n通常,我們只看rms jitter,其餘的並不會特別去看,除非是作high speed link,或者特別要求

monkeybad

感謝finster提供寶貴的經驗!
原來I/O pad也是一個限制條件之一
以前覺得要量到1G以上的clock很難 因為找不到這麼快的示波器
5 ?+ }: p1 n7 n) Z6 j$ i  T: f" s原來可以除頻後在量 這樣問題就簡單多了!

DennyT

1. 一般都怎麼去定義jitter呢? 送你一份老教材:

2.1 示波器可以, 但是用在jitter分析上大概只能量到bandwidth/3~bandwidth/2的clock.
2.2 還有一種儀器叫TIA, 有人叫Jitter counter, 也有人稱Clock counter:
/ i2 h3 i" a* g- X
' H4 g4 {5 x5 x% @' pGuideTech的TIA, Max clock 1.6GHz (Max data 3.2Gbps), 台灣豪勉科技代理.
http://www.jitter.com/products/femto/GT4000.htm

Wavecrest的TIA, Max clock 15GHz (Max data 12.5Gbps), 台灣蔚華科技代理.
http://www.wavecrest.com/products/SIAFamilyCatalog.htm

! Q6 g! z$ t* e7 C3 q+ h3. 個人量過450MHz的3.3V clock (900MHz PLL, 實作tune external LPF用), call的是TSMC 24mA的IO pad, 推出來的clock已經有點像sine wave, 不過TIA只用1/2 Vpp當成clock edge, 輸出醜也不影響量測結果; 如果PLL超出500MHz, 又非得量到PLL的generic jitter不可, 倒是請考慮裝個low voltage differentail Tx pad來用, 台灣弄得到的IP可以上到1.6GHz沒問題 (問foundry就知道誰可以), 進口的沒試過, 要是沒錢買IP, 就請DIY了.
( l7 g2 |5 h8 ]* C/ \
4. 除過頻的Jitter沒啥不好, 反而會比較漂亮, 只是系統上用到的到底有多快才是問題的答案, 如果系統上PLL的下一級就是吃600MHz clock, 而且是jitter sensitive的analog or mixed-signal IP, 抱歉, 請暴力上囉.

option318

謝謝DennyT 提供jitter方面的資料唷！！滿受用滴！！
1 `6 U+ L5 e  p/ l6 h- D原來在量jitter方面考慮的項目也滿多滴，像I/O pad也是關鍵之一喔！！

afor

DennyT 大  講的很詳細
' G- w% y+ N8 e8 r& R" Q) `( p原來板上 PLL的高手那麼多,
會量jitter,也要會了解如何使jitter較小也是很重要
謝謝分享這麼實用的經驗

yuiz

謝謝大大專業的解說，雖然有點複雜，不過當作是個經驗
以後碰到應該就會知道問題的所在了!!

gsenavy

DennyT 大
  S- V1 s& ~4 _; X/ Z% `說的的很詳細,老教材也很受用
3 R6 j- ?# R2 `/ N6 Q感謝了

memo

業界都是用這一份資料去定義jitter, " JEDEC standard No. 65-A (JESD65-A) "
. Q$ q& G* `7 }. g1 N0 B如果是量測period, period-rms/cycle to cycle, c2c-rms/TIE-rms/long team jitter 這些都可以用Tek TDS7404這一台(便宜的,少於500萬)
0 Q" }6 d9 a" ~) M一般而言,在1GHz的PLL都可以量測低於15ps的period jitter.
$ ?! a* t4 b) `2 ]. D2 t
  X& R& M6 W5 W$ v9 W; U3 d3 j
9 m+ N6 X5 e+ E至於除過後的jitter 一定會比沒有除過的差...
. ?1 V( Y7 }$ ]  s例如: 1Ghz -> 15p, 500MHz -> 20p...理論上應該要keep at 15p.但是經過/2電路.多多少少會induce noise進入signal.
& \: v: w( E8 Z$ R1 `( Z- I如果以百分比來看,初完的會比沒有除的好很多....

sachiel

感謝DENNYT大大
剛好小弟在學校也碰到了JITTER定義的問題
2 U, |1 Q" F6 w( G5 P8 L. H這份講義正好解答了我很多問題
6 }0 B7 G7 B' X1 ?3 F$ [非常感謝

SEA-GULL

呵呵，对这个jitter还不是很了解
6 K9 J* u" M9 _* o1 N5 W, @& a2 x! x下来这个文档看看，应该有所帮助

fcchang

因工作的關系，已經和它結下不解之緣了
0 m2 X$ h6 p: {* t  i8 A7 W9 |. M不得不和他多親近親近
0 Z) @" J+ I" D2 ]  ~; j% q. d& \人生啊

eceking

Thank you for your contribution!

pipi61

嘿嘿!!最近剛好需要用到，這方面的量測。
沒想到就發現這個好地方，真是太棒啦!!

fento

只要是好的教材，不分新舊啦~
感謝 DennyT 大的分享~
* [  u& j4 V: K; d' T真的幫助很大~

apiapia

感謝 DennyT的分享
# M# V1 e' H, \; t小弟在此跟你感謝 有所幫助
# x8 P/ J5 l0 @! \* ]7 D最近在研讀
rms jitter,peak to peak jitter , long term jitter ,cycle -to cycle jitter 搞得有點亂

hqiu

thank you so much for sharing this jitter material! very helpful!

stevenwin

DENNYT大分享關於jitter老教材

' p( n5 k4 D1 G& b) t9 m受用無窮

cutebear2527123

謝謝DennyT的資料!!!   
0 l* Y; k2 u! H最近在做DLL的專題，一直對jitter有疑問>"<