Trimming method?

sjhor

類比IC設計   有ㄧ個很不好的宿命!  就是很多的時候都需要 trimming!
不管是 bandgap voltage reference?  LDO? ADC? DAC? ........ 等等許多東西都逃不出  trimming!
所以  trimming 是類比IC的 不可磨滅的痛
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Trimming 的方法:  不外乎是  laser & current trim! 是否還有其他的方式?
Fuse 的材料不外乎是: metal, poly, zener diode? 是否還有其他的方式?
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# x- u; Z! }" \9 L8 QRepare  rate 又是如何?

! c1 ], Y3 {3 T) U- \這些種種的問題，都困擾著 analog IC 的進步!
: ~3 M: E/ I! a
所以  希望大家  不要令惜分享既有的經驗!

你的經驗就是知識的來源!
6 z2 n- c$ C$ ^  Z- Y
+ e* w- Z8 W% `: s) M以下是 Fuse & Trim  的相關討論:
poly fuse 的問題
0 G9 u; t0 M5 G) P9 }e-fuse?  
poly fuse 大約多少能量便可以燒斷?
如何判断poly fuse 已经blown  
有關poly FUSE的不錯paper給大家參考  
! G: v6 v( Z; eLaser Trim
做完laser trim後內部的電路被打傷的情況嗎？  
1 s4 f$ ~/ r( ^# _( o" s2 Z3 {1 y& JCurrent Sensing Resistor Trimming!!   
请教做laser trim的注意事项  
Current trimming 要如何做呢?  




3 `1 j1 \$ u7 _  c# v# m[ 本帖最後由 sjhor 於 2009-3-17 06:37 PM 編輯 ]

DennyT

Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
Current Trim可以合併在wafer test時實施, 花費不大.
' m+ P6 S9 ~9 k3 K- BRepare rate需視你設定的trim range是否能cover foundry最大製程漂移
而trim step又得考量system的精度要求
# h! D- L0 C0 Q; X: W' k: ~0 M最後就決定了需要幾個trim PAD來達成上面兩項要求
5 e" W( `0 }& l
一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.
! C& Q5 D# Z- S1 F
不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷,
* X$ v" n# u/ x6 d% S封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上
方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了...

後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不
  f* q6 j& d6 q; N( `絕到大陸客戶夾O蛋的人潮...

sjhor

原帖由 DennyT 於 2007-4-8 11:30 PM 發表
Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
/ t1 t- t( C% s2 h. cCurrent Trim可以合併在wafer test時實施, 花費不大.
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
' k/ |2 x% b+ u1 B* L7 t而trim step又得 ...

. _* E% {2 n1 t% N! X7 Y7 H
9 z) c+ ~5 r+ z感謝回覆!

8 x' G5 N: a( i5 n& i) @Current fuse 因為需要長PAD 所以面機會比較大!
Laser fuse 不需要長PAD  所以面積可以做的比較小

2 A) z& e, D2 ]0 @* rCurrent fuse 比較方便  但因為有積碳的問題  所以要清針
Laser Cut 不需要清針  但需要較貴的費用  而且需要CP1 & CP2 測試比較麻煩! 因為CP&LASER機台通常不在同一部

6 _" R8 X+ \1 I+ F' H清真要多久清一次比較好?
! |3 |( j. K4 i* i3 iTrimming 完畢經過封膠後  依然會有漂移的現象如何解決?
2 ?6 x( d8 n) _也就是  河於規格後封膠  結果會有ㄧ定的比例  還是會超出規格之外  真是很傷腦筋!
) b. p8 s9 J) h. C* k3 {7 _5 c' i除了以上兩種方式之外  是否還有其他種方式?

DennyT

其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.
! p9 D8 T4 {& q" P2 H3 y
3 `1 w5 \* |% g' ^( p2 U至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.
  i/ C! p# q9 S# O& m5 x, Q電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.
6 Z" a. Y  Z. Y! t
5 o" n& x! R, k4 R2 X( i: r超出規格外的IC開蓋後是否回復spec內?
$ c6 T' I+ j1 V1 E是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
, @* k' V2 L& H! p$ H否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.
' x2 v  E( P% J
0 K. x6 j) N  i  Z1 Z將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".

sjhor

感謝  DennyT 大大詳細的回覆!
你的建議  我改天會去試一下!
積碳這個問題  應該很多人都會有這個問題
9 ^) Z5 A3 U/ U( p% h+ e; Z因為測試機台都有清針的設備!
不過會造成這個原因  應該跟  fuse 的 layout 有相當大的關西
0 ]+ K6 y& j  w+ I' b所以  若大家有這方面的 rule 或是經驗  請提供出來
非常的感謝
; B( d) S9 b9 Z* l) t% g超出規格外的IC開蓋後是否回復spec內?
是!  會回來，Offset 部分我們可以改善! 但是常態分配變胖的部份就非常討厭!
. ], a$ b$ c1 H4 t因為查不原因!

ssejack1

積碳是有可能發生的!
, Y) q4 b% R2 V/ d$ k  F4 ^因為 probe card 的探針如果太髒 ( 雜質, passivasion,....)造成與pad contact 較差, 由針尖放電造成,積碳後當然就慘不忍睹了! 沒 trim 到是還 OK 啦!, trim 的要斷不斷就.....@#%&*!!!

DennyT

Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,
trim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE
! t( o  J- Q. C+ H4 `8 S% e4 A都trim到離ideal value最近的區間, 留阿收比給封裝.
% D9 P+ `5 D5 L5 q) K
不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD
output buffer太弱, 連金線的RC都會改變輸出?

另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,
7 _% @3 R, _7 j8 o6 Z/ ]) f4 e不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
鑽石刀片老化, 增加耗材成本...
. S! y7 t4 x0 `1 k( y1 j! Z% x4 A
: j; n! i: V5 r1 ~. F, c[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]

sjhor

fuse & fuse PAD 應該都是無驅動的能力!  他只是電阻分壓的 ㄧ段!
. Q1 j8 M) i0 O在省電的拷量下   這些的電阻值都相當大
連 probe 的 RL & CL 都會影響!
" Q8 {% A4 M9 Q: v, M( _, a
! \& |; s2 F% b9 N& O所以  相當討厭! trim 不准  還有機會修改
不過  常態分配變胖  似乎就沒則!
* j( F5 N6 u* \2 i7 W# @當然  我門也 trim 到更精準的  膽只要封裝之後  就會變胖
! w2 ^  \; m$ z' I3 o/ i' Q# @die 太小  不適合 coating! 否則會好一點!
) h0 `  M8 |8 _$ _' m
trim PAD是可以lay在scribe line上的, 友申請專利的價值唷
不過  要先給我用  因為已經曝光了!
: B! y! ^, ~3 L- s
[ 本帖最後由 sjhor 於 2007-4-18 09:11 PM 編輯 ]

DennyT

哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般,
; l9 o+ i. r5 x) L$ @9 ?任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
的大公司, 那就不如回家種田算了.

cktsai

Trim PAD lay 在 scribe line 早在1998就被申請專利了

sea

各位板上前輩,
1 g1 y0 v% c8 g* m; X; J) A. H1 g我之前在fab工作 現在在讀書
& |# _! e" ]8 f  t  J做類比線路的教授正在教DAC, 提到R2R ladder的電阻 需要阻值相當精準
所以他問我 製程中如何控制阻值
我所知道的電阻 是用poly silicon做的 同道光罩 同道蝕刻 同樣的implant 在同一個die裡幾乎不可能阻值不一樣
後來才知道 他問的是laser trimming 這我就不了解了 應該是封裝測試廠在做的事情吧
8 p7 P1 y5 P$ |/ R我看了這個影片 大概知道那是怎麼一回事 但還是很多疑問
http://video.yahoo.com:80/video/profile?sid=2906735&fr
首先 這看起來是一顆一顆的 chip resistor 這方法有可能用在ic上修整電阻嗎?
因為在fab出廠時 poly 早被密密麻麻的金屬線層層覆蓋 無法用雷射修整得到poly層吧
有可能細微調整熔掉一點點poly嗎?
/ Z' T8 S& g( ~9 X; N或者 難道這種產品用top metal做電阻 才能用雷射修整? 我沒看過這種產品 這樣的金屬電阻不會太小了嗎?
更何況 我認為用光罩做出來的 應該已經非常精準了 很難想像如同影片那般用雷射修 可以做得比光罩精準
, V  U8 @2 R! z- ^4 z' n" S$ c所以 是否ic的雷射修整 頂多就是燒斷fuse這種讓它繞路這種方法  沒有細微修整電阻這種方法?

3 Q3 c/ {0 z/ H煩請各位前輩回答 謝謝

sjhor

這是以前厚模電阻常用的 laser trimming 的方法!
& O% e2 R7 L' G: U0 b他可以將電阻的精確度提高到很高!!
以前的 Analog Device 等國外的做 ADC 廠商常用這種方式!!
但是國內的晶圓廠比較沒有這種的厚膜電阻!!
且這種方法的成本比較高!!  所以現階段的 designer 比較常用燒斷的方式!!
比較簡單易懂  也比較耗設計!!

DennyT

原帖由 sjhor 於 2007-4-17 08:19 發表

/ r% V; ~  N2 Q, R7 a所以  相當討厭! trim 不准  還有機會修改
不過  常態分配變胖  似乎就沒輒!
當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖
die 太小  不適合 coating! 否則會好一點! 餘略 ...

由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。

6 O" X/ C' ?( m& ^* e* X: U2 V這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。

原帖由 cktsai 於 2008-1-10 19:34 發表
Trim PAD lay 在 scribe line 早在1998就被申請專利了

# N; [7 Z2 u8 i反正封裝後的DIE也沒scribeline，要抓包的難度不小。

stanley547

感謝大大分享  努力學習中