Trimming method?

sjhor

類比IC設計   有ㄧ個很不好的宿命!  就是很多的時候都需要 trimming!
7 Z% }6 ]7 u! h0 l' `! g不管是 bandgap voltage reference?  LDO? ADC? DAC? ........ 等等許多東西都逃不出  trimming!
所以  trimming 是類比IC的 不可磨滅的痛
. [; e) D) u* F& }' e: Q
Trimming 的方法:  不外乎是  laser & current trim! 是否還有其他的方式?
Fuse 的材料不外乎是: metal, poly, zener diode? 是否還有其他的方式?
. F1 C0 ~, r8 a4 c; L* ~0 }: H
& o( r- Z" T$ H! x" V! fRepare  rate 又是如何?

這些種種的問題，都困擾著 analog IC 的進步!
6 l3 I  E) C$ _1 m: D
* D+ Y  T1 V, j( N0 J, c所以  希望大家  不要令惜分享既有的經驗!

( V; h$ I' Z7 Y- p4 E: j4 D你的經驗就是知識的來源!
0 ^- ]7 Z$ z2 U; z* N9 j- x
0 l' B2 v/ p7 ?3 Q: K' |/ W$ ^" }1 U" }8 p以下是 Fuse & Trim  的相關討論:
poly fuse 的問題
6 ?% n, [9 ^1 T) ]' \4 ^e-fuse?  
: e9 m6 P1 M5 _2 C9 J8 ~4 z3 k% ?3 ypoly fuse 大約多少能量便可以燒斷?
如何判断poly fuse 已经blown  
7 F& y$ p' q. D1 u有關poly FUSE的不錯paper給大家參考  
; M0 H# t( X- O- hLaser Trim
: W0 m. W* s) g) c: h6 U做完laser trim後內部的電路被打傷的情況嗎？  
1 E- w% L5 }' D/ |, D, u5 V" b; rCurrent Sensing Resistor Trimming!!   
6 d; r  r  B: g6 r6 R3 a" w1 F请教做laser trim的注意事项  
1 ^0 L0 J7 g7 W: [6 BCurrent trimming 要如何做呢?  

2 w$ d5 q5 A* o1 b4 X
2 O/ p; |2 W* f8 l+ ?+ g
. v  S* _) J8 v4 a# S
[ 本帖最後由 sjhor 於 2009-3-17 06:37 PM 編輯 ]

DennyT

Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
! i& ]( [- h: p. w6 r- w/ kCurrent Trim可以合併在wafer test時實施, 花費不大.
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
% H* h" |; H) a3 r而trim step又得考量system的精度要求
3 n, Y  E0 K3 |8 ^$ r, ?+ V最後就決定了需要幾個trim PAD來達成上面兩項要求
, {, j% K: p, x; O; D: s
  n8 [% Z+ H' U0 [一般而言, metal fuse蠻多人用, 有面積小, trim current不大的優點, 另外光罩metal change就可修改也是好處.

不過看過一件慘事: 該同學因時程壓力, 隨便lay了一個"日"字形metal fuse, tape-out後初步也能正常trim斷,
$ f' Y2 W. X2 ^; \封裝完送客戶後出了包, 回來開蓋後打SEM後發現: 原來封裝灌膠時把不trim的metal橋沖斷了 (一般metal fuse上
方不上passivation, 方便trim斷時產生的氣體逸散), bandgap電壓就跳binary step了, 看是斷MSB還是LSB了...

0 C8 j0 H" q; [/ F後來把中間的matal bridge從 |--| 換成  >-< 這個形狀, 比較能夠承受封裝灌膠的橫向應力, 才停止了公司絡繹不
( C  o% ?' C# ~& v2 E絕到大陸客戶夾O蛋的人潮...

sjhor

原帖由 DennyT 於 2007-4-8 11:30 PM 發表
# {* E$ s0 _5 D2 l  ~Laser Trim 後段需額外製程, 所費不眥, 大部分是出PAD少的IC才用.
Current Trim可以合併在wafer test時實施, 花費不大.
Repare rate需視你設定的trim range是否能cover foundry最大製程漂移
而trim step又得 ...

3 z& _0 x( R2 k, {' U- j8 Z; A
. X9 h0 _. e9 D  X) Q: r感謝回覆!

# H1 Q) X9 x) tCurrent fuse 因為需要長PAD 所以面機會比較大!
Laser fuse 不需要長PAD  所以面積可以做的比較小

Current fuse 比較方便  但因為有積碳的問題  所以要清針
2 Z5 }8 @: d5 V' T6 PLaser Cut 不需要清針  但需要較貴的費用  而且需要CP1 & CP2 測試比較麻煩! 因為CP&LASER機台通常不在同一部

清真要多久清一次比較好?
Trimming 完畢經過封膠後  依然會有漂移的現象如何解決?
( M% x6 l7 Z" H3 O也就是  河於規格後封膠  結果會有ㄧ定的比例  還是會超出規格之外  真是很傷腦筋!
$ I0 M- ^9 A$ d+ d除了以上兩種方式之外  是否還有其他種方式?

DennyT

其實事先通知probe card供應商哪些PAD是trim pad, 會有大電流, 他們會用比較特殊材料及尺寸的probe.

$ Q5 V6 s6 Z/ i; O/ x至於搞到積碳還沒見過, 可能是放電circuit搞太誇張了, 一般是在probe旁配個機械式relay並個1uF+3.9V的zener就夠了.
電容大不見得燒的乾淨, 反而擺得越靠近probe效果越好. Fuse沒trim乾淨若有似無, 封裝沖模後可能要通不通, 搞死一堆人.

超出規格外的IC開蓋後是否回復spec內?
, o+ Y5 R) E- e$ T: m是-> CP時各DIE記錄量測值, 各片wafer各抽一顆封裝, 分開交貨, 查封裝是否造成offset.
否-> Fail chip開蓋後打 SEM(電子顯微鏡)查各fuse是否有崩損.
0 Y/ U1 {  ~6 b6 I5 c! D) a& K9 R
將整批封裝完畢之IC量測值log回來, 以統計軟體(如 Minitab)畫量測值的機率分布圖histogram,
9 a; X; G" O& m; I, ~3 W如果是fuse崩損, 各LSB step中心點都會有小型的"鐘型分配".

sjhor

感謝  DennyT 大大詳細的回覆!
5 n$ B4 J5 P' z' T5 B, o* |你的建議  我改天會去試一下!
積碳這個問題  應該很多人都會有這個問題
% J- ^* N, @: S0 B% I. B/ p因為測試機台都有清針的設備!
不過會造成這個原因  應該跟  fuse 的 layout 有相當大的關西
  W3 c: D2 H( g所以  若大家有這方面的 rule 或是經驗  請提供出來
非常的感謝
超出規格外的IC開蓋後是否回復spec內?
' ~$ I( o+ d" p# D) B  q是!  會回來，Offset 部分我們可以改善! 但是常態分配變胖的部份就非常討厭!
因為查不原因!

ssejack1

積碳是有可能發生的!
因為 probe card 的探針如果太髒 ( 雜質, passivasion,....)造成與pad contact 較差, 由針尖放電造成,積碳後當然就慘不忍睹了! 沒 trim 到是還 OK 啦!, trim 的要斷不斷就.....@#%&*!!!

DennyT

Trim過的常態分配應該已經 "去頭截尾" 了, 封裝後又再度"拉寬", 如果懶得找原因,
* G8 M. K7 j0 v' v& B$ K3 atrim PAD再加一套, 把trim step LSB縮到原來spec的一半 "窄", trim program 修改成
" |; W4 l1 J0 J2 [2 t% c' u量測所有fuse step的analog output, 以離ideal value最近者為trim solution, 所有DIE
- Q) ?! R+ I7 @5 _5 c都trim到離ideal value最近的區間, 留阿收比給封裝.
# \/ c& P4 n# X
不過受封裝影響的circuit, passivation無法隔離的影響, 溫度嗎? 還是analog PAD
% @- h% u  d0 H6 u. W1 |( B8 _( Doutput buffer太弱, 連金線的RC都會改變輸出?

另外, 如果跟foundry先講好, trim PAD是可以lay在scribe line上的, 愛用幾個就用幾個,
不用太擔心DIE size waste, 倒是封裝的DIE saw會抱怨scribe line上的Alumi PAD會加速
5 W* W) S' Y7 O, P3 S" b鑽石刀片老化, 增加耗材成本...
! [- l. Q9 A" Z
# H- S$ h7 x5 @# n[ 本帖最後由 DennyT 於 2007-4-15 01:47 PM 編輯 ]

sjhor

fuse & fuse PAD 應該都是無驅動的能力!  他只是電阻分壓的 ㄧ段!
在省電的拷量下   這些的電阻值都相當大
連 probe 的 RL & CL 都會影響!
; T  F8 n% R8 _3 n
; D4 b2 @/ ^$ e; [所以  相當討厭! trim 不准  還有機會修改
不過  常態分配變胖  似乎就沒則!
: A$ ^* r5 D( F/ u+ o當然  我門也 trim 到更精準的  膽只要封裝之後  就會變胖
die 太小  不適合 coating! 否則會好一點!
1 N9 Q5 M) c( e- O
; D- O1 \7 g# y/ h' G9 }trim PAD是可以lay在scribe line上的, 友申請專利的價值唷
不過  要先給我用  因為已經曝光了!
$ Y, B$ ]- Y$ D" O: d3 }# L% k, u
[ 本帖最後由 sjhor 於 2007-4-18 09:11 PM 編輯 ]

DennyT

哈, 認為是good idea就分享, 這才是工程師本色; 像美國人一般,
任何一點點的進步都要收錢, 那人類的進步永遠只能靠買得起專利
8 x& A  Y3 q; f( o9 V( Q的大公司, 那就不如回家種田算了.

cktsai

Trim PAD lay 在 scribe line 早在1998就被申請專利了

sea

各位板上前輩,
我之前在fab工作 現在在讀書
做類比線路的教授正在教DAC, 提到R2R ladder的電阻 需要阻值相當精準
8 c% L* h# ^0 z2 ]: t) c+ J# q% p所以他問我 製程中如何控制阻值
$ w# v* ~! I9 X2 R: N4 z我所知道的電阻 是用poly silicon做的 同道光罩 同道蝕刻 同樣的implant 在同一個die裡幾乎不可能阻值不一樣
) X" Y  Z1 n4 y* d( a" L  x後來才知道 他問的是laser trimming 這我就不了解了 應該是封裝測試廠在做的事情吧
我看了這個影片 大概知道那是怎麼一回事 但還是很多疑問
http://video.yahoo.com:80/video/profile?sid=2906735&fr
' z& [5 b: D% s' l8 P( N  ~9 E首先 這看起來是一顆一顆的 chip resistor 這方法有可能用在ic上修整電阻嗎?
- `% B% U* W& ]; I% {因為在fab出廠時 poly 早被密密麻麻的金屬線層層覆蓋 無法用雷射修整得到poly層吧
7 S2 I7 \8 ]3 ?; c0 [, ?有可能細微調整熔掉一點點poly嗎?
或者 難道這種產品用top metal做電阻 才能用雷射修整? 我沒看過這種產品 這樣的金屬電阻不會太小了嗎?
  J4 C) H8 K/ g' x, }2 k! G更何況 我認為用光罩做出來的 應該已經非常精準了 很難想像如同影片那般用雷射修 可以做得比光罩精準
9 D2 C9 |0 r2 J2 o所以 是否ic的雷射修整 頂多就是燒斷fuse這種讓它繞路這種方法  沒有細微修整電阻這種方法?

/ q9 Q% b6 N$ B* t8 Q. W煩請各位前輩回答 謝謝

sjhor

這是以前厚模電阻常用的 laser trimming 的方法!
' {% R, B0 Y  L! a9 {) k# c他可以將電阻的精確度提高到很高!!
9 V# _' {, v# e0 M' I: z6 g2 H以前的 Analog Device 等國外的做 ADC 廠商常用這種方式!!
但是國內的晶圓廠比較沒有這種的厚膜電阻!!
% n! f6 Q2 u' V. x+ B) F且這種方法的成本比較高!!  所以現階段的 designer 比較常用燒斷的方式!!
4 C( p( d, n8 r) y% v! S比較簡單易懂  也比較耗設計!!

DennyT

原帖由 sjhor 於 2007-4-17 08:19 發表
1 V& |" _* z$ p+ D
4 q/ Q+ S8 O7 k" H8 y# s+ {0 M所以  相當討厭! trim 不准  還有機會修改
9 l! @. o, }9 b: i, E. |* @不過  常態分配變胖  似乎就沒輒!
當然  我門也 trim 到更精準的  但只要封裝之後  分佈就會變胖
4 x/ g# t/ ]( n- W8 ^9 i8 p; T- d/ udie 太小  不適合 coating! 否則會好一點! 餘略 ...

" p5 P% v0 S+ A) l- x8 q0 i( m由於塑膠封裝後殘留的應力使電路產生壓電效應，一般對應的方法是在封裝打線後coating一層polymer (其實是用滴的)後才灌模，以緩衝並平均膠體收縮壓力對電路RC的改變 (就是封裝後量測數值分佈又變"胖"的原因)，但是SJHOR大提的DIE太小不適合coating我就不大明瞭了。

這種情況eFuse用programming的方式也許就適合，只要IC有如I2C、SPI等數位存取介面，就可以在封裝後利用介面程式化eFuse，連同壓電效應一同補償。
0 {; a) l. t8 h: @4 `$ r
+ {$ U/ b! w9 O1 i; j

原帖由 cktsai 於 2008-1-10 19:34 發表
0 {4 |& q1 w; B/ j4 uTrim PAD lay 在 scribe line 早在1998就被申請專利了

% S" n$ ^7 \# q
反正封裝後的DIE也沒scribeline，要抓包的難度不小。

stanley547

感謝大大分享  努力學習中