聯華電子與美商捷碼完成65奈米設計單元資料庫特性分析

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晶圓廠利用設計單元資料庫與進行特性分析，可以因應不同製程及性能的要求。聯華電子與美商捷碼設計自動化有限公司(Magma Design Automation Inc.)共同宣佈，聯華電子使用捷碼公司的SiliconSmart軟體，讓內部自行發展的65奈米設計單元資料庫完成特性分析。此項設計單元資料庫支援合成電流源（composite current source, CCS）、高效電流源模型（effective current source model, ECSM）的格式，聯華電子將提供這些設計單元資料庫，以提升客戶在奈米設計時序與噪音的表現。

% D0 E& H' T1 f/ w    聯華電子智財研發與設計支援部部長劉康懋表示：「為了讓客戶可以輕鬆的採用65奈米這項尖端的製程技術，我們持續研發設計支援資源，以加速客戶產品的上市時程。使用捷碼公司的SiliconSmart來分析我們65奈米設計單元資料庫的特性，使我們能提供更快速的處理能力，更高的精確度與更佳的自動化效能。我們期待與捷碼公司繼續合作，以拓展設計支援解決方案，解決可製造性導向設計模型面臨的時序、電源及噪音等問題。」
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+ J) y. j* k. X- n, O  h    「聯華電子廣大而多樣的客戶組成，需要維持精確的設計單元資料庫與快速的特性分析，以支援各種不同製程及性能的要求。」捷碼公司的客製設計業務單位總經理Suk Lee表示：「SiliconSmart優越的處理能力、高度的自動化、傑出的效能表現與可信賴的支援，即是為了滿足這些需求而生。」

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捷碼科技 (Magma) Volcano支援台積電（TSMC）45奈米和65奈米的IC實施
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台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日宣布台灣積體電路製造股份有限公司（台積電TSMC）將於2008年3月份開始提供捷碼公司的Volcano™數據庫以及Quartz™ RC技術文件，連同台積電單元資料庫一起下載。

7 o5 b3 ~& N2 x( G8 @$ I, C利用Talus® IC實施系統中的文件以及單一指令，設計師能夠有效縮短45奈米以及65奈米積體電路的實施時間，並有效減少工作量。而在開始設計實施之前，其它的流程仍然需要多個步驟，包括將LEF/DEF文件、製造規則以及RC提取技術文件導入到多個工具中。
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Volcano數據庫中也提供了一種更為有效的方法，使得實施開始之後的設計變更能夠得以實現。如果使用單獨運行的工具，設計師們需要耗費大量的時間將數據庫導入到相應的單點工具中。在實施過程中，如果設計師決定在資料庫或者設計規則之間進行切換，那麼必須重複若干次將所有數據庫導入到多個工具中的過程。由於捷碼公司的軟體是基於一個統一的數據庫模型，因此只需要導入新的數據庫即可。當只更新其中之一時，舉例說明，當台積電只更新器件單元資料庫，而不更新規則文件時，通過分別提供Volcano資料庫視野 (view)以及Volcano設計規則，使得台積電提高了下載的效率，並有效減少了Volcano的維護工作，反之亦然。」

　　台積電資深設計架構行銷總監ST Juang表示「為了響應對捷碼積體電路實施工具組件以及支持其統一數據模型的先進技術設計架構持續增溫的需求，我們實施了對捷碼公司Volcano數據庫的支持。」他進一步強調「通過輕鬆地存取訪問高質量的數據庫，將大幅度地提高設計效率，並增加矽片首試成功的概率。」
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/ s4 w2 U6 n" A% e0 P" v: o　　捷碼科技設計實施事業部總經理Kam Kittrell表示：“將台積電強韌(robust)的製程技術和製造能力與捷碼公司整合的IC實施軟體結合在一起，無疑為用戶提供了意義非凡的性能、成本以及周轉時間等優勢，”他繼續表示說：“我們很高興能夠與台積電緊密合作，使得設計師們能夠更方便地充分利用我們的解決方案。

8 c% F% r! c" Y; f$ \+ u7 G6 Y　　台積電已經針對經認證的工具數據庫，開發了一整套完善的品質控制製程，而且正在針對各種應用在45奈米、65奈米和90奈米等技術節點實施晶片設計。從3月份開始，台積電網站將會提供45奈米和65奈米的Volcano 顯示環境。

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捷碼科技（Magma）發表Titan™首套結合了全晶片、混合信號 (Mixed-Signal)、分析和校驗的IC設計平台
3 r7 c1 h0 d2 J7 W$ k- n無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)
以及物理校驗整合(physical verification)和自動化

4 b9 }% {7 {% i8 Z台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日發表了首套全晶片級混合信號設計、分析以及校驗平台Titan™。不同於其它設計解決方案，Titan™將混合信號實施方案與數位實施(digital implementation)、電路模擬(circuit simulation)、晶體管級提取(transistor-level extraction)以及校驗緊密整合為一體——使得類比設計師們實現了效率和生產力的重大突破。

由於 Titan™ 同樣基於捷碼科技的統一數據模型，因而它能夠緊密地與捷碼科技的Talus® 數位IC實施、FineSim™ Pro電路模擬、QuickCap® TLx晶體管級提取(transistor-level extraction) (同樣在今天發表)以及Quartz DRC 和Quartz LVS物理驗証產品共同工作。其結果就是類比和數位設計團隊不再單獨工作，而是能夠對彼此的設計空間有一個清晰的了解。

捷碼科技主席兼首席執行長Rajeev Madhavan 先生表示「Titan™平台是捷碼科技發展歷程中的又一個重要的里程碑，實現了IC設計中的遊戲變換優勢。」他進一步強調「通過針對數位設計的Talus和針對混合信號設計的Titan™平台，我們已經達到了之前電子設計自動化(electronic design automation)行業從未向晶片設計師們提供的整合水準。」

捷碼公司訂製設計事業部總經理Suk Lee 先生表示：“類比/混合信號設計工具已經無法像數位設計工具一樣緊跟摩爾定律(Moore’s Law)的發展步伐，利用這一無與倫比的類比IP優化(analog IP optimization)以及過程移植(process migration)、統一模擬(unified simulation)、物理驗証、物理設計和晶片完工修整環境的自動化-以及與數位設計流程的現場整合 - Titan在混合信號設計(mixed-signal design)的變革中實現了重大的飛躍。”
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Titan：類比/混合信號設計的進化
0 u8 }8 T- |4 D2 r% o6 l8 J　　目前類比設計流程及其團隊與數位工作是完全隔離的。類比積體電路很大程度上仍然是全部訂製，而且需要艱辛的手工草圖繪制。除了成本相當耗時又易於出錯之外，晶體管級(transistor-level)的設計風格也不允許將現有的設計輕鬆地移植到新的代工廠(foundry)或新的製程/技術節點(process/technology node)。相反，此類設計的有效移植需要從頭開始進行電路重新實施。而通過Titan平台，類比設計師們仍可將自己的專業知識應用於第一電路拓撲的定義，但移植到新的節點將更為方便。
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& [6 X6 W& d! x! D閃電般的自動化晶片完工修整以及與數位實施的現場整合
: P5 |% v0 c, {/ d　　在傳統的流程中，晶片完工修整 (chip finishing) — 設計中的數位和類比模塊已經完成協同的佈置和佈線(placed and routed)— 是需要手工干預、相當耗時的一項工作。Titan的晶片完工修整是平台中首先發佈的產品，提供了完整的、自動化的晶片完工修整功能。 快速的、高容量的系統將混合信號平面規劃圖與Talus的佈局和佈線(placed and routed)功能整合為一。它能夠輕鬆、熟練地處理最大規模的設計，通過一個有效的、基於約束(constraints-based)的方法自動化類比網絡和特殊網絡佈線，通過與Talus、Quartz DRC 和 Quartz LVS的現場交互界面，使所有的混合信號平面規劃圖能夠立即用於物理和時序驗証簽核分析(physical and timing verification sign-off analysis)。Titan的晶片完工修整能夠實施同時影響類比和標準單元(standard-cell)組件的階段晚期的工程變更命令（ECOs），而不會導致嚴重的延期。
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高效率的全晶片電路模擬
　　利用業界領先的電路模擬器(circuit simulator)FineSim，以及堪稱業界黃金標準的寄生提取(parasitic extraction)工具QuickCap TLx，Titan提供了一個整合的模擬環境。對於真正的混合信號設計，FineSim 接口也允許全晶片的電路模擬(full-chip circuit simulation)，使得設計中的類比部分實現了SPICE 級(SPICE-level)的準確率，設計中的數位部分實現了fast SPICE 級的準確率。在將晶片交付矽片生產之前，這一特性確保了類比/數位接口的有效模擬和校驗。

　　Titan 晶片完工修整功能目前已經上市。欲獲得關於捷碼公司如何整合類比和數位設計以加速混合信號設計的開發，請上網 www.magma-da.com/WPTitan.html 下載白皮書《Titan 統一的、自動化的、全晶片混合信號設計解決方案》。
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捷碼科技（Magma）以全新點陣圖像瑕疵分析功能強化Knights YieldManager
提高產品良率並縮短上市時間

! d6 y  Y- o4 g美國舊金山（發自SEMICON West)訊 — 晶片設計解決方案供應商捷碼科技（Magma）（納斯達克交易代碼：LAVA)，宣佈旗下為全世界半導體晶圓製造商所提供的可客制化良率管理軟體系統Knights YieldManager®引進全新強化功能。這些強化功能將使晶圓廠的良率管理、瑕疵分析、測試和產品工程師們得以收集、關聯、分析與分享內部度量資料、測試資料及晶圓廠資料。經過對軟體系統中點陣圖像輪廓和點陣圖像載入器的功能改善後，YieldManager用戶將可更精確有效地進行電子點陣圖像失效與線上度量資料、瑕疵資料之間的相關性分析，以提高出片良率並縮短產品上市時間。

在導入強化點陣圖像模組後，YieldManager現在提供更全面完善的瑕疵點陣圖像分析。YieldManager可收集與儲存來自不同測試裝置、進行各種參數測量所獲得之更大量和更豐富的點陣圖像資料集，同時具備更具效力的圖形使用者介面，搭配多項全新分析與繪圖功能，包括從多個點陣影像模具進行堆疊的堆疊密度圖，及依頻率進行色彩編碼的行列失效。藉由上述應用功能及全新點陣圖像瑕疵分析功能，辨識失效位元型樣、自致命瑕疵中區別低優先度瑕疵，以及確認致命瑕疵的進行都將更為容易，進而可提升產品出片良率。
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「透過加速對失效根本原因的分析，以及消除在晶圓廠內，運作多重客客戶端伺服器應用軟體的必要性，YieldManager節省了工程時間並集中使用資源」捷碼科技晶圓分析業務部副總裁Ankush Oberai表示，「利用YieldManager的全新點陣圖像瑕疵分析能力，用戶將可執行更精確的分析並進一步提高生產力。”
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捷碼科技CAD導航工具Knights Camelot新增諸多功能選項
強化設計與製造關聯、縮短晶片從概念到產品成型時間

Knights Camelot為第一個能在製造過程中利用設計規則檢查（DRC）功能的CAD導航工具
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* {2 R, Q# s" \  P4 v" o( o美國加州舊金山訊 － 晶片設計軟體供應商捷碼科技（Magma®）（納斯達克交易代碼：LAVA）宣佈大幅強化業界標準CAD導航系統Knights CamelotTM的功能。其中，一款新的功能選項，使Camelot成為第一個能讓故障分析工程師在製造過程中進行設計規則檢查（Design Rule Checking, DRC）的CAD導航工具。新的Camelot功能選項加強了設計與製造關聯，並徹底縮短了大批量產良率時間，同時降低先進積體電路的製造成本。

捷碼科技製造分析業務部副總裁Ankush Oberal表示：「Knights CamelotTM的強化與諸多全新功能選項，將使半導體晶片從概念到產品成型所需時間大幅縮短，這是我們在過去一年半中高密集研發工作的直接成果。Knights科技公司在近20年一直提供業界領先的故障分析、CAD導航和良率管理工具。在捷碼科技與其合併後，更使積體電路生產與製造分析得以緊密結合，實現了真正的可製造性設計。」

新的「線上搜尋分析器（On-Line Search Analyzer）」選項，加速並簡化了故障分析的搜尋功能。舉例來說，傳統需以手動進行可用聚焦離子束（Focused Ion Beam, FIB）修改區域的搜尋，透過自動化後進而加速且簡化了聚焦離子束修改工作。在這種情況下，線上搜尋分析器會針對佈局檔進行3維搜尋以找到合適的區域，讓聚焦離子束系統能通過電路系統，將離子束投射至影響點，又不截斷或影響其下方的幾何結構。這個新功能選項，整合了多項捷碼科技設計規則檢查（DRC）功能，使Camelot成為第一和唯一能讓故障分析工程師在製造過程中，利用設計規則檢查（DRC）功能的CAD導航工具。有了這些新功能，使用者將可針自行定義各種故障分析和裝置除錯技巧的應用。此靈活性讓使用者能夠縮短設備除錯和修復的週期時間，並降低報廢率（scrap）。

同時，新的「熱點分析器（Hot-Spot Analyzer）」功能選項可分析佈局中的多重區域，並找到與這些區域鄰近或交叉的通訊匣層電路表（netlist）區段。一般而言，這些區域定義了光子射出（發射點）範圍，然後顯示每個熱點區域中的通訊匣層和每個通訊匣層的熱點數量。這項功能則縮短了利用發射式顯微鏡（emission microscope, EMMI）進行診斷程序的處理時間。

7 z3 f& h3 U" ~3 I1 K此外，新的「即時圖像套疊（Live Image Overlay）」功能選項，更大幅提升製造工具平臺系統的準確度，使平臺系統與佈局協調一致。為了解決許多高倍率檢查、分析、探測和掃描電子顯微鏡（scanning electron microscope, SEM）工具可能存在的平臺不準確性，即時圖像套疊功能選項會擷取接受檢查設備的圖像，並將圖像套疊至設計佈局上。然後，利用先進的映對技術（mapping technology），確定圖像和佈局的關鍵共同功能，再使這些功能協調一致。藉由圖像與佈局的一致，將可校正任何平臺的不準確性，以使工具能夠準確地利用設計佈局達到精確的同等調教。
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6 s! B* i; `; e1 E, A8 iOberai進一歩指出「這種整合為企業帶來多重助益。原先因無法運作而不得不棄置的晶片現在也能修復而出售，因此降低了銷售收入損失。在設計與故障分析之間建立關聯，代表設計師可將更多的時間運用於設計工作上，改以較少的時間來驗證設計的可製造性。而工作任務周轉時間縮短，則意味著產品可以更快上市，這又是所有利基點中最為重要的。」

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提供Camelot CAD Navigation軟體的交叉映射功能實現更快捷、更準確的裝置故障分析與除錯

美國舊金山（發自SEMICON West）訊 — 晶片設計解決方案供應公司捷碼科技（Magma）（納斯達克交易代碼：LAVA），發表旗下Knights LogicMap與IntensityMap軟體新一代版本，將使半導體邏輯設備能更快速並更精確地進行裝置故障分析與除錯。
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升級後的產品所提供的主要強化功能，在於如何把通訊匣層故障（net failure）與內部瑕疵資料（隨機瑕疵）及無效通訊匣層頻率（failed net frequency）（系統瑕疵）進行關聯分析。LogicMap能夠將邏輯通訊匣層翻譯並規格化為物理座標，便利於故障通訊匣層與晶圓廠內部資料的相互關連。同時利用堆疊同一產品多路模具所產生的多重故障通訊匣層之結果，並依頻率進行色彩編碼後，工程師將可辨識系統故障熱點，進而把分析工作重點集中於這些區域。

: p2 e4 E& x3 v: b8 o9 Z新版本產品的全新互動式IntensityMap結果與Camelot CAD導航的交叉映射功能，將可提供更快且更精確的關閉式迴路分析與除錯。經校驗的故障通訊匣層，可被交叉映射為佈局對比原理圖結果。之後，Camelot工具驅動程式便可驅動故障分析設備，擷取故障通訊匣層的準確物理座標，進而完成更快捷的裝置除錯作業。藉由上述強化功能，IntensityMap可同時縮短裝置除錯時間及設計最佳化的工作週期。

! K4 s1 f% s/ m% A! N/ }「對任何晶片無效的根本原因能夠發現得更加迅速，晶片就可以更快投入全面生產。」捷碼科技公司晶圓分析業務部副總裁Ankush Oberai表示：「有了新版本的LogicMap和IntensityMap，工程師便能利用晶圓廠內部瑕疵資料，迅速且有把握地找出可疑的製程步驟，並大幅降低進行物理故障分析的必要性。毫無疑問，如此將縮短故障分析製程並顯著地降低成本。」


' |2 t& b2 U# R: ?* d+ |- ]! a新一代LogicMap及IntensityMap：進一步改善自動化、準確性與靈活性

/ ^8 M3 ~2 [+ H4 G除了改善通訊匣層故障和晶圓廠內部瑕疵資料間的關聯性及與Camelot的交叉映射外，LogicMap及IntensityMap的其他強化功能還包括：
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l透過移植到Linux系統，工程師可使用性能較高但成本較低的硬體設備

l更簡化的資料輸入、提高了自動化水準和資料準確性

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lIntensityMap支援區域分析，並可與具備業界標準的Camelot CAD導航系統進行交叉映射，可改善精準度並提高了分析靈活性

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l把ATPG支持擴充到包括Fastscan，Tetramax，Encounter Diagnostics，TestCompress和Yield Assist在內的所有主要故障診斷工具。如此將可把診斷結果回饋到裝置最佳化的導入流程中，使設計工作與實驗室和晶圓廠緊密連結，提供真正的可製造性設計（design for manufacturability）

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聯華電子宣佈已產出採用URAM技術的65奈米客戶產品。URAM是聯華電子專利的嵌入式記憶體技術(eDRAM)，與傳統嵌入式6T SRAM或外部DRAM相比，URAM技術可賦予晶片更高效能，更低功耗與更小尺寸。此項技術是純晶圓專工業界唯一自行開發擁有的嵌入式DRAM解決方案，目前已用於生產聯華電子90奈米客戶產品。

5 _$ d* f5 L, B+ U聯華電子記憶體開發部門副總梁德海表示，“驅動今日數位經濟的尖端產品需要精密的技術解決方案，以滿足對更低功耗，更高效能以及更小晶片面積的嚴格要求。藉由提供比一般6T SRAM減少了高達50%面積的高密度記憶體解決方案，聯華電子的URAM技術可有效地滿足系統單晶片設計公司在廣泛應用產品上的需求，包括儲存媒體、通訊產品、繪圖與影像系統等。”

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聯華電子與半導體製造技術產業聯盟SEMATECH日前共同宣佈，聯華電子將加入SEMATECH。這項合作關係將專注在12吋晶圓上先期技術的研究發展，其中包括22奈米及以下世代技術的研發。
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' I% m7 u. q, b: J: j% F' V5 vSEMATECH總裁及執行長Michael Polcari博士表示，“我僅代表聯盟的其他成員熱烈歡迎聯華電子加入SEMATECH。聯華電子身為全球12吋晶圓專工服務的領導者，我們也期待他們帶入晶圓專工技術面的獨到見解與貢獻。在將創新研發的技術加速落實為製造解決方案上，聯華電子是極為重要的一個夥伴。”

) O& O' E" W: U" u7 {4 DSEMATECH在紐約州阿爾巴尼（Albany）與德州奧斯丁（Austin）的先進技術及製造計劃都有極佳的進展，並且在世界各地都與許多供應商、大學及研究機構共同合作，此等深厚之業界協力關係自然促成了這次與聯華電子的結盟合夥。 除了大規模的12吋晶圓廠生產90奈米與65奈米晶圓專工產品之外，聯華電子的45奈米╱40奈米製程正在進行驗證，而32奈米╱28奈米製程也有很好的進展。
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“與SEMATECH合作對雙方來說是一個雙贏的結果，”聯華電子執行長孫世偉博士表示。“聯華電子在12吋晶圓上的製造經驗與製程技術上的專業，與SEMATECH在半導體研發方面的豐富知識結合，將更能協助產業面對新一代製程移轉的挑戰。對於SEMATECH在12吋晶圓技術研發上的承諾，我們感到非常高興，我們並且期待將這項合作關係的好處分享給我們的客戶。”

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捷碼科技最新Quartz DRC和Quartz LVS版本顯著縮短運行時間，改善

與第三方物理驗證工具相容性

美國加州聖荷西  – 晶片設計解決方案供應商捷碼科技（Magma®）（納斯達克代碼
8 x. @' m5 N/ T$ n. Z：LAVA）日前宣佈，新版的Quartz™ DRC和Quartz LVS物理驗證工具正式面市。新版產品提供各種增強功能，包括：顯著縮短運行時間以及提供直接從第三方物理驗證工具中讀取檔的能力。這種全新的檔讀取能力可以減少採用Quartz產品進行設計的工作量和成本。憑藉此版產品，用戶可以更加容易的利用Quartz工具的先進技術來顯著提高驗證效率。
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Quartz DRC和Quartz LVS可以用最短時間驗證各種工藝節點以及各種大小的積體電路（IC）的設計。捷碼科技公司的解決方案是業界第一款真正線性的物理驗證解決方案，通過利用現有計算資源，驗證週期比現有第三方解決方案快上一個數量級。同時，Quartz工具可與第三方IC實現流程完全相容，能夠讀取傳統物理驗證工具所用的各種檔格式。如果與捷碼科技Talus®數位實現平臺相整合，Quartz DRC和Quartz LVS還可去除實現系統與物理驗證工具間資料轉換的需要，節省更多的設計時間。

  \8 i) u5 b' k# f: M1 q4 _# o, @最新版本的Quartz DRC/LVS還提供了增強的電源/地短路檢測功能，能夠準確找到短路的確切位置而不只是發生短路的路徑，同時還提供了單次檢測多處短路的能力。這就使得短路的糾正工作更為容易，加快了全晶片調試的速度。
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作為捷碼科技軟體的長期用戶，設計服務諮詢公司Fastrack Design已經檢驗並將新的Quartz DRC/LVS版本用於基於Talus的設計流程中，發現新版本提供的運行時間要比現有驗證工具快3倍。新版產品還使得Fastrack能夠優化流程，進一步改善整個設計週期。
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7 ?9 t3 C8 v; O“作為一家設計服務提供商，我們花費了大量時間和精力來確保我們能夠支持多家代工廠的設計規則和客戶已有的設計，”Fastrack Design總裁兼首席執行官Moazzem Hossain表示，“Quartz DRC和Quartz LVS工具與第三方物理驗證工具的直接相容性去除了對額外編譯、腳本和設置的需要，使得我們能夠更快更輕鬆地提供必要支持。”
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& _" @2 r) }# A: x* o2 A“半導體公司要想能夠在現有經濟環境中生存和發展，就必須縮短設計週期和開發成本，同時還要改善設計人員工作效率，”捷碼科技定制設計業務部總經理Suk Lee表示，“與第三方物理驗證工具的完全相容性、更高的性能以及更短的運行時間都使得Quartz DRC和Quartz LVS成為了今天的高級設計中必備的工具。”

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捷碼科技賦予SiliconSmart全新功能識別能力，加速對複雜的標準單元和I/O的建模

這款快速、精確且易於使用的系統可生成模型以提高晶片可預測性並改善設計師工作效率

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美國加州聖荷西  2009年2月26日—晶片設計解決方案供應公司捷碼科技（Magma®）（納斯達克代碼：LAVA）日前宣佈，該公司已賦予SiliconSmart®程式庫特性化和建模產品線全新的功能識別能力。通過利用先進演算法，SiliconSmart可自動識別複雜電路的功能並進行建模，生成所有時序通路的有效向量集。通過去除耗時的手動分析工作，SiliconSmart可顯著減少橫跨大範圍工藝節點、供電電壓和結溫建立和特性化複雜元件所需的時間。

“今天的物理設計流程提供了很大靈活性，使得設計師能更容易地在設計中納入定制的IP功能塊，”捷碼科技定制設計業務部總經理Suk Lee表示。“雖然這帶來了設計優化方面的顯著改善，但同時它也給建庫團隊帶來了更多的工作。SiliconSmart擁有自動識別功能並快速生成完整準確的複雜電路和IP元件電學模型的能力，可讓庫團隊能夠滿足實現團隊的各種要求。”
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2 U# j) n* O  L1 z0 X1 JSiliconSmart：更迅速更精確的特徵表徵和建模
具有業界領先的精度、吞吐量和易用性的SiliconSmart，可面向所有主流設計流程提供標準單元和輸入/輸出（I/O）的特性化和建模，支援先進的時序和功率建模。它是一個完整的程式庫特性化和發佈系統，能夠以最少的設置工作生成可用於生產的模型。

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ZiiLABS採用捷碼科技Quartz物理驗證產品進行ZMS-05試產

Quartz DRC和Quartz LVS提供了快上5倍的驗證時間

美國加州聖荷西  2009年3月12日– 晶片設計解決方案供應公司捷碼科技（Magma®）（納斯達克代碼：LAVA）日前宣佈，StemCell™計算的先驅者ZiiLABS採用了捷碼科技的Quartz™ DRC和Quartz LVS物理驗證系統來進行近期發佈的ZMS-05處理器的試產。Quartz工具是ZiiLABS基於捷碼科技Talus®平臺的超低功率65奈米（nm）單晶片系統（SoC）實現環境的一部分。Quartz產品的可擴展性以及與Talus的整合性均使得ZiiLABS能夠顯著降低ZMS-05試產的時間。

3 {- T; K) S8 |% o9 R  v* O作為一款富媒體應用處理器，ZMS-05在低功率環境內提供了高性能應用、圖形和多媒體功能，使得客戶能開發大範圍產品以提供增強的移動互聯網流覽、媒體重播和捕捉、導航、視頻通信以及遊戲。
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; I* T* d% @4 t多核設計包括了24個可完全編程處理元件、雙ARM核以及大範圍的I/O和週邊功能。ZMS-05通過其獨特架構和實現方法，實現了超低的功率；該設計提供了動態電壓和頻率縮放、多時鐘域、RAM待機和電壓島等功能，可實現晶片內16個區域獨立功率的降低。

“作為低功率SoC領域的市場創新者，ZiiLABS在先進電子設計自動化（EDA）解決方案上進行了投資，從而使得我們可按預算、準時地為市場提供高度複雜產品，”ZiiLABS公司技術戰略副總裁Paul Pontin表示，“通過在全晶片驗證期間使用多CPU方法，Quartz DRC和Quartz LVS可將驗證時間從2.5天縮短為9小時，只需一個通宵即可完成驗證工作，從而提供了顯著的試產期間生產率的提高。代工廠90奈米和65奈米設計規則可供下載，捷碼科技的專注支持為此次關鍵試產的成功提供了高度信心。”
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“Quartz DRC和Quartz LV通過其線性多CPU架構實現了更快驗證速度。使用Quartz DRC和Quartz LVS進行最終簽核將可顯著縮短ZMS-05的最終物理驗證時間，”捷碼科技定制設計業務部Suk Lee表示，“這種加速功能再結合Quartz DRC和Quartz LVS與Talus實現環境的高度整合還可顯著減少設計的整體實現時間和工作量。”
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5 P# o# f/ u2 W. D: GQuartz DRC和Quartz LVS可以用最少時間驗證各種工藝節點以及各種大小的積體電路（IC）設計。捷碼科技公司的解決方案是首款真正線性物理驗證解決方案，通過利用現有計算資源，驗證週期比現有解決方案快上一個數量級。同時，Quartz工具可與第三方IC實現流程完全相容，能夠讀取傳統物理驗證工具所用的各種檔格式。如果與捷碼科技Talus數位實現平臺相整合，Quartz DRC和Quartz LVS還可去除實現系統與物理驗證工具間資料轉換的需要，節省更多的設計時間。

* ]5 i; V' P6 e% `最新版本的Quartz DRC/LVS產品還提供了增強的電源/地短路檢測功能，能夠準確找到短路的確切位置而不只是發生短路的路徑，同時還提供了單次檢測多處短路的能力。這就使得短路的糾正工作更為容易，加快了全晶片調試的速度。

有關ZiiLABS
% p- D* A, f! {, o- ~* s9 L; }ZiiLABS是富媒體應用處理器、硬體平臺和先進中間件領域的領導者，所提供產品使得OEM、ODM、系統整合商和開發商能夠橫跨大範圍消費電子和嵌入式市場地提供業界領先的設計和應用。該公司創建於1994年，原名為3DLABS，2009年1月與Creative Labs的個人數位娛樂集團合併後才改名為ZiiLABS。該公司在媒體處理解決方案上進行超過10億美元和10,000人年的投資，在英國、中國、美國和新加坡均設有辦事機構。該公司已設立了新的網站www.ziilabs.com。

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捷碼科技宣佈Talus支持通用功率格式

通過提供通用功率格式支持，Talus成為唯一可同時支持兩種主流功率格式的RTL-to-GDSII流程

美國加州聖荷西  – 晶片設計解決方案供應公司捷碼科技（Magma®）（納斯達克代碼：LAVA）日前宣佈，Talus® IC實現系統已得到進一步增強，可支援通用功率格式（CPF）。通過加入CPF支持功能，Talus成為了首個可同時支持CPF和統一功率格式（UPF）的RTL-to-GDSII流程。兩種格式均允許一次性獲取規格要求並將其貫穿應用於整個流程中，可實現更好更快的低功率積體電路（IC）實現。通過提供兩種格式支持，捷碼科技使得設計師能夠靈活地選擇最適合其設計的低功率格式，同時還提供了各種先進的低功率設計功能，可將功耗降至最低、最大程度提高結果品質（QoR）並減少反覆運算。
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捷碼科技的開放式架構和統一資料模型簡化了在Talus RTL-to-GDSII環境中CPF的應用。由於實現和分析引擎使用單個統一的資料結構，加上對CPF的支持，Talus使得設計師能夠在整個流程中使用低功率設計技術。

“不僅是無線和可擕式消費設備，事實上所有應用都在不斷推動著對更低功率、更低成本IC的要求，”捷碼科技設計實施業務部總經理Premal Buch表示。“為了幫助我們的客戶滿足這些要求，Talus提供了一個具有自動化多電壓設計、超低功率時鐘樹合成和物理實現等先進低功率設計技術的流程，可在縮短設計週期的同時降低動態功率和漏電功率需求。通過增加CPF支持功能，我們能更積極回應客戶要求，使得他們能夠充分利用其所選擇的低功率格式而獲得額外的時間節省。”
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通用功率格式（CPF）：捕捉設計師的功率管理意圖
通用功率格式（Common Power Format，CPF）是一種設計規格語言，通過捕捉設計師的功率管理意圖以實現先進的降低功率設計技術的自動化，從而打破傳統設計自動化工具流程的局限性。CPF使得所有設計、驗證、實現和技術相關功率目標均可在單一檔中描述，允許以自上而下、自下而上或起自中間的方法橫跨整個設計流程地被應用，提供了一致的設計開發和生產的參考點。
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Talus：先進的低功率設計流程
Talus實現系統為高性能、高複雜度、低功率奈米設計提供了一個完全整合的RTL-to-GDSII流程，主要元件包括Talus Design、Hydra™ 和Talus Vortex。Talus Design是一款全晶片合成環境，可實現RTL快速開發和貫穿整個設計工藝的晶片級約束、自動化資料路徑合成並平面佈局原型的生成；Hydra是一款先進的平面佈局合成和層次化設計規劃產品，具備物理優化功能，可提供卓越的可預測性；Talus Vortex是一款物理設計環境，提供了較常規單點工具流程更為卓越的時序和信號完整性、更小的面積、更低的功率、更好的可製造性、更快的週期時間和更高的容量。
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Talus Power Pro通過與Talus Design、Hydra和Talus Vortex結合使用，可貫穿整個流程地實現最佳功率管理。它提供了有功率感知的合成、物理優化、時鐘樹合成和佈線等功能，使得設計師能夠最大程度降低功率，確保一致的功率分佈。
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Talus Power Pro可在RTL-to-GDSII流程初期從CPF檔中讀入功率約束。時鐘門控、保持觸發器合成（retention-flop synthesis）和多電壓域（multi-Vdd）定義等功率約束可被界定以實現動態功率降低；位准偏移器、隔離單元等特殊單元在合成階段可以為支援多電壓域流程推斷生成；對於電源關閉的區域，電源開關在RTL階段可以被推斷生成，便於模拟；狀態表可用以界定已建立的不同電源域間的關係。此外，Talus Power Pro還可在設計流程的任何時候寫出CPF檔，實現與第三方工具的簡單互操作性。

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捷碼科技發佈Quartz DRC和Quartz LVS “Liberate Me”計畫  為客戶提供下一代物理驗證

“Liberate Me”試用計畫使得設計師能夠在生產率和設計週期已改善的現有設計上試用先進的物理驗證軟體

美國加州聖荷西
– 晶片設計解決方案供應公司捷碼科技（Magma®）（納斯達克代碼：LAVA）日前宣佈，Quartz™ DRC和Quartz LVS 2009.05版物理驗證工具正式面市。通過專門針對標準多核多CPU電腦進行了優化，新版產品不僅顯著改善設計師生產率，而且功能在45/40和32/28奈米等先進制程節點上得到很大改進。為了讓客戶使用起來更加輕鬆，新版產品還提供了與第三方傳統物理驗證工具的更好相容性。與此同時，捷碼科技還宣佈了“Liberate Me”計畫，為工程師提供了一個Quartz DRC和Quartz LVS 60天免費試用機會。
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當與捷碼科技的Talus®數位實現平臺相整合時，Quartz DRC和Quartz LVS通過去除物理設計與物理驗證間所有反覆運算，可將試產週期縮短1-2周時間。由於現場金屬填充(in-situ metal fill)、熱點修復和其他晶片完工修整操作全都是在Talus內執行，因此完全斷絕了時序和可製造性（DFM）設計意外情況的發生。
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$ p) f) F0 L" {; C“設計複雜性隨著每個制程節點的發展以超過2倍的速度增加。如果不大力增強工具功能，設計師生產率的直線下滑可能在所難免，”捷碼科技定制設計業務部總經理Anirudh Devgan表示。“最新版Quartz物理驗證解決方案在性能上的明顯改善進一步提升了捷碼科技的技術領導者地位，同時也使得設計師能夠大大縮短項目週期，特別是與第三方傳統工具相比較時效果更為明顯。”

6 l6 }/ \) E- C- _0 t“Liberate Me”免費試用計畫
% P3 M  L" e/ M6 ]! K7 B捷碼科技日前發佈了“Liberate Me”計畫，旨在幫助設計師從傳統工具運行時間瓶頸中解脫出來，讓他們能夠更輕鬆地利用Quartz工具的先進技術來加速大型積體電路（IC）的物理驗證。這項計畫提供了最新版Quartz DRC和Quartz LVS 60天免費試用，有意向的工程師可登錄www.magma-da.com/liberate-me 進行申請。

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捷碼科技與Camtek通力合作
- B& n- [( o. N2 c# a6 s7 J4 g增強先進半導體的良率

Camtek採用其Falcon自動晶圓檢測度量系統線來封裝捷碼科技的YieldManager

美國加州聖荷西  – 晶片設計解決方案供應公司捷碼科技（Magma®）（納斯達克代碼：LAVA）日前宣佈，Camtek公司（納斯達克代碼：CAMT）在其旗艦自動晶圓檢測與度量系統線Falcon中整合進了捷碼科技的YieldManager®軟體，將其作為一個選項進行銷售。Camtek自動檢測平臺與捷碼科技YieldManager的結合使用使得晶圓廠工程師能更有效地分析線上缺陷資料和良率資料，加速良率問題的根本原因識別，確保更高的良率和更低的製造成本。
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Camtek系統在一款通用靈活的平臺中提供了出色的2D和3D功能，可滿足不斷演變的設計平臺要求；它不僅具有Cleanroom相容性，同時也完全符合工廠自動化標準，這些都使得Camtek系統可無縫地整合進最先進的生產環境中。YieldManager是一款可定制的良率管理軟體系統，使得工程師能夠採集、關連、分析並共用關鍵資料；它結合高級別的不同來源資料的關連與快速鑽取資料範圍，可加速良率限制問題的根本原因識別、節省工程時間並集中資源。這款Magma-Camtek聯合解決方案讓半導體晶圓廠和實驗室分析團隊能夠更快更輕鬆地定位潛在缺陷並更為快捷地加以糾正。

“確保可靠性的同時最大程度降低製造成本是半導體成功的關鍵因素，”Camtek公司首席執行官Rafi Amit表示。“通過實現更快的良率問題識別，捷碼科技和Camtek可幫助半導體客戶達成其成本、性能和上市時間目標。”


3 l: G8 ~, F; A' h1 O% a6 G  N“先進的晶圓廠往往有一系列的精密設備，它們為工程師提供了空前的IC相關信息量，但同時也帶來了耗時的資料分析工作，”捷碼科技Fab分析業務部副總裁Ankush Oberai表示。“採用YieldManager軟體和Falcon系統，設計師能夠更快速有效地利用自動晶圓檢測系統所提供的資訊來對IC製造流程作出改動，增強良率。”

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XMOS採用捷碼科技Talus 1.1提高新一代XS1-L1事件驅動處理器的性能

最新版的Talus經證明速度更快也更易於使用

美國加州聖荷西  2009年7月23日– 晶片設計解決方案供應公司捷碼科技（Magma®）（納斯達克代碼：LAVA）日前宣佈，事件驅動處理器（event-driven processors™）領域領導者XMOS公司採用Talus 1.1 IC實現系統完成了其近期發佈的XS1-L1 XCore™的試產。XMOS很早就對Talus 1.1進行了測試，在測試結果顯示它帶來了XCore處理器設計收斂方面有效改善後才升級使用這款最新版捷碼科技軟體。

“我們在XS1開發專案過程中曾對早期版本的Talus 1.1進行了測試，”XMOS公司工程部副總裁Mark Lippett表示。“其佈線演算法方面的提高讓我們決定採用Talus 1.1 版本進行生產試產。”

XS1-L產品系列為嵌入式軟體發展商提供了一款高效能、可擴展的多核解決方案，實現了可將介面、DSP和控制功能完全整合在軟體中的完整系統。每款XS1-L XCore都包括有一個32位處理器，並且運行速率最高可達400 MIPS。XCore在休眠模式下功耗低於500µW，待機模式下功耗低於20mW，處於工作狀態時功率增幅低於450µW/MHz。事件驅動架構結合XMOS編程工具使XCore能夠在待機與工作模式間自動切換，在低占空比應用中可節省最高達90%的功耗。XS1-L1是基於65奈米制程而創建。樣品現已面市www.xmos.com。
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* k4 ^/ {9 T& `“如同XMOS公司一樣，我們的許多其他客戶一直在設計著極為複雜晶片，需要功能強大、速度快捷、品質高且易於使用的晶片設計系統。”捷碼科技設計實施業務部總經理Premal Buch表示。“Talus 1.1不僅具有命令更少的簡化流程，並且還提供了更高的性能、時序收斂和功率優化。XMOS採用Talus 1.1快速實現其設計需求的能力就是捷碼科技COre技術優勢的有效證明。”

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捷碼科技客戶採用Talus已完成超過50次的45/40奈米試產
, B0 N9 D5 {$ \/ z# N3 |次數遠超任何其他EDA平臺

Talus 1.1被公認為先進晶片領先的實現解決方案，

美國加州聖荷西  2009年8月28日– 晶片設計解決方案供應公司捷碼科技（Magma®）（納斯達克代碼：LAVA）日前宣佈，捷碼科技客戶們通過採用捷碼科技的Talus® netlist-to-GDSII設計實現系統，已完成超過50次的45奈米及45奈米以下制程節點的晶片試產，次數遠超過任何其他EDA供應商的實現系統。作為捷碼科技專為45/40奈米及更小制程節點晶片而設計的下一代實現平臺，Talus現已在廣大捷碼科技客戶中得到廣泛使用，其最新版本Talus 1.1對於45/40奈米制程節點設計更是展現出特殊的優勢。
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' Z& W: G  n6 R* |2 y就應用類型而言，現已完成的45/40奈米試產中有超過55%的是網路和移動通信應用，其他利用45/40奈米技術的應用包括有多媒體和圖形晶片；就地理分佈而言，迄今為止完成的45/40奈米試產中有70%是由總部位於北美的公司所完成，有25%是由總部位於日本或亞太地區的公司所完成。

2 y  m9 h: @! e% x“如您預期的那樣，網路和移動通信應用代表了45及40奈米晶片中的絕大部分，”捷碼科技設計實施業務部總經理Premal Buch表示。“迄今為止以這些尺寸制程完成的設計均十分複雜，其中有些甚至是接近1億閘的設計。具有COre™（並行優化佈線引擎）技術和高容量的Talus 1.1正是這些應用領域晶片的最理想實現解決方案，並推動這些晶片挑戰性能和高閘數的極限。”
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Talus 1.1：45/40奈米晶片的晶片最佳捷徑
Talus系統的創建旨在提前估計先進制程節點下的晶片設計的獨特需求，而Talus 1.1通過利用其功能則在此基礎上更進一步。自從Talus 1.1在2009年5月宣佈面市以來，捷碼科技客戶已發現該產品在運行時間和時序收斂方面提供了顯著改善；同時，它還實現了無設計規則檢查（DRC）違規的時序收斂並顯著縮小了晶片總面積。此外，與競爭對手的系統相比，Talus還提供了顯著的容量優勢，使得設計團隊在設計流程期間可致力於更大得多的功能模組。
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8 h$ z7 @4 |9 z“捷碼科技最初的根本宗旨即是為設計師提供最佳的先進晶片技術，”Buch先生接著補充道。“這也是不論半導體社區過渡到新的制程尺寸時需進行多少的晶片試產，我們仍可應付自如、不落其後的原因所在。到45/40奈米節點的過渡再次為捷碼科技創造了一個擴大市場份額的良好機會。當然，我們不會就此停滯不前，我們已為下一個32/28奈米制程節點的支持奠定了良好
基礎。事實上，我們的客戶中有些正致力於28奈米設計。”