Design Compiler 與 Soc Enconter 大小寫區分問題

dreamcast14

想請問一下我之前將寫好的verilog轉成gatelevel之後,
& ]0 |& V0 k  \! p$ A放到SOC encounter跑自動化layout,不過每次去跑lvs總是有錯誤..
我去看了一下design comipler轉出來的.vg檔,發現他的wire有些N1,n1的,在verilog是有區分大小寫的..
' R5 ^3 S1 ^# G& ^, V/ x8 P+ Q所以我自己手動把所有小寫改成sn1之類的..之後跑就calibre lvs就過了,下線回來後功能也正常@@"
( {% N7 i/ Z( C0 P3 Q3 _: l不知道是不是encounter無法區分大小,還是有其他方式可以處理這個問題呢?? 不知道有沒有人遇到過這種問題..

brianchang0406

你可以在calibre LVS command 裡 加上 SOURCE CASE YES
                                  LAYOUT CASE YES 讓它大小寫為不同點即可

yytseng

不是 soce 的問題
8 O5 v4 H) S; Q6 U是因為 SPICE 不分大小寫
+ h6 X/ |8 E6 ^: W1 _/ S6 L你做LVS之前v2lvs 會把大小寫轉成一樣

7 c/ g. W2 K1 l, J: c正確做法是在 dc synthesis 就用 name rule 把大小寫衝突都改名
) q4 ~- q! \8 e/ }$ ?! ^如果是你自己寫的RTL 更正確的做法是命名別亂重複 像寫程式一樣要有規劃

ccs630721

brianchang0406 說的也沒錯~
/ j+ @4 a" A! C/ ]: R如果你很單純可以分大小寫的話~
' |8 A; t) C' ?9 u5 y設CASE可以解決你的問題~
但是如果你有FULLY LAYOUT的部份
不分大小寫~就需要按照yytseng 的建議~