請問圖中的M4,M5,M6,是做什麼用的？

hyseresis

請問各位大大
請問圖中的M4,M5,M6,是做什麼用的？
) S& \# e; f3 m% |1 P4 @- b為什麼W=1U,L=20U,是為了提高阻值嗎？
/ x/ s( ~% Z- d; _7 o6 B這樣疊3個MOS有什麼作用ㄋ？

ukyo

這叫MOS串聯，
M4-M6可以看成是一顆
W=1u, L=60u的MOS
9 w* ]+ }1 d2 K1 S+ _
, {6 [: u( ^) y' l0 e這是為了把input threshold向上拉高

hyseresis

原帖由 hyseresis 於 2008-12-3 11:19 AM 發表
1 u# X' O4 f& u/ v9 w% @$ X( L請問各位大大
請問圖中的M4,M5,M6,是做什麼用的？
( H8 t4 `5 [$ S- z, U* m為什麼W=1U,L=20U,是為了提高阻值嗎？
這樣疊3個MOS有什麼作用ㄋ？

自己跑過模擬後就知道了
原來功用是可以拉高threshold

caesarxl

明白∼
只是，这电路图没有画完吧？
! a5 p0 H" o& G5 f. Y7 \怎么前面一个inverter没有输出？？？后一个没有输入？？？

semico_ljj

有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

Zuman

原帖由 semico_ljj 於 2008-12-9 09:54 PM 發表
有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

我觉得相对单个管子，这种并联的静态功耗比较小，因为电流比较小！
& b; g( j; t1 K6 n
[ 本帖最後由 Zuman 於 2008-12-13 09:57 PM 編輯 ]

basil

有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
增大管子开启电压。
至于为什不直接采用一个管子实现的原因，我想：一方面是固然有画版图的
因素，另一方面可以看到三个管子的VGS的电压是不一样，三个
, q8 V( T, i+ J: y3 G4 i4 o管子的导通的顺序是不同的，这样就是逐级开通，从M6到M5,再到M4，而采用
单个管子就不能实现这个功能,大家可以仿真一下，两种转移曲线是不一样的。

[ 本帖最後由 basil 於 2008-12-13 11:47 PM 編輯 ]

fmgay

首先,三个mos管串联和一个管子是一样的,
1 S: J6 b- Z: Z至于为什么要画成三个管子,我觉得是因为foundry给的model中有限制器件的栅宽小于等于20um,这个限制在分段式模型中仿真器就会报错,为了避免仿真器报错,通常将栅宽很长的器件分成几个器件串联的形式.

122013137

为什不直接采用一个管子

caesarxl

同问，为何不采用一个管子？？？？？？？？？？
}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}

poseidonpid

fmgay 和 basil 這二位應該回答得很清楚了~
1 G6 E3 a2 d# w4 w- W" ?: F  l
; ]3 K! \" c5 w$ G  ^上面的二位要不要想一下 或是跑個模擬就會比較清楚了吧??

renzhq

原帖由 basil 於 2008-12-13 11:43 PM 發表
( r7 w1 _! `: m% N8 d& s6 Q& K有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
增大管子开&#215 ...

那逐級導通 為了什么呢？有特殊的用途麼？

e2000

這樣做的意義在哪裡呢?能增加什麼嗎?阻抗嗎?這樣做輸出擺幅會掉吧?

finster

如果只用一個MOS的話,那Length要為60um,
- D0 b' Y% U, Q% E5 g: c若用3個MOS的話,那Length則可為20um
4 E# @* z, D6 K對於layout來說,因為你MOS的Length太長對於實際空間的擺放會造成其他元件擺放上不好放置的問題
故而,通常會把很長的一個MOS拆成數個MOS的畫法
除此之外,在SPICE Model中,通常會有Maxmim Length的限制,使用過長的Length並不是一個好習慣
. G1 O! `2 G( M2 z) a* i# N9 r/ f因為那會使你MOS的元件特性會落在比較極端的區域,如此一來反而會衍生出不必要未知的變數出來