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[問題求助] 為何視同一條timing path

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1#
發表於 2008-9-18 19:40:57 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
Dear sir,
: i3 J& f: w3 e7 u5 q6 O  請看圖,所有的記憶體都是同步的,所以我基本上認為因該有兩條timing path,* ^2 i9 R: q9 L0 F/ ~* u# i
第一條 : clock -> 同步SRAM -> 同步ROM的data input7 H5 l* V7 }7 q. t6 ?
第二條 : clock -> 同步ROM -> FlipFlop的data input
- z/ W4 W+ }- H# j- Y' U: Q1 k但在FPGA與CMOS下做STA時都是只有一條PATH:從clock直接到FlipFlop的data input,途中把同步ROM當成組合邏輯元件似的,將他的delay值加到這調路徑,好奇怪喔,都是同步零件阿。 ) B9 ^1 n2 J8 Q) J+ D
想要將ROM設成false_path要不好設,請問該如何做?
4 y  e4 N* {( E: U/ @( E謝謝。

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2#
發表於 2008-9-22 10:46:30 | 只看該作者
一般ROM是用LUT一類查表的電路來實現, 所以在看timing path時會由sync SRAM直接看到FlipFlop,; F6 F% A( j: V, p
至於你電路的sync ROM(?) 可能是ROM加上register input/output, 這東西很可能在合成時跟上/下游
$ s* y$ _6 P2 N, }2 P4 M4 s  Q合併, 建議你仔細看一看你的log檔, 或是technology view, 看是否有作化簡的動作" t* C* }, k& v" I4 ]9 F
" H* V6 q" j& {) i$ u0 T/ ]) D6 O6 h
還是你方便將這段code post上來給大家合成玩看看?
3#
發表於 2008-9-22 22:33:05 | 只看該作者
ROM / RAM 是 DC 可以合成出來的嗎 ?
9 m. b) `( t: f" D1 L7 f除了 Register File 應該都不行吧
! v! \! U# B  |7 }$ D: |  [6 f# \
[ 本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯 ]
4#
 樓主| 發表於 2008-9-23 09:42:31 | 只看該作者
For  sieg70 :2 H4 U3 f4 F! T# M& n" Q+ W4 }; \, Q
您指的是在FPGA下吧,您的解釋我認為可能性很大,不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
* w8 Y& i" N# J+ ]( b+ g此外我也會去看log檔, 或是technology view,謝謝。
3 K( \  V( Z3 H* a5 Q
' c# v. Z7 y: b) K8 h( qFor  masonchung :
) O' g3 L: q/ }8 |& F  ~ROM / RAM在CMOS下都是用memory compiler產生的,所以是hardmarco。
" b* V) Y& E; J1 E( b" GROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
8 o& ^) E6 H1 G  w, Z  [/ Z% {% {2 p% u5 s7 b" c& T2 t
[ 本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯 ]
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