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[問題求助] Regulator的phase marge仿真

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yutian

電梯直達

1^#

發表於 2008-7-11 15:54:12 | 只看該作者回帖獎勵

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對于regulator的phase marge的仿真，我們討論小組有歧義，有人說應該看電阻分壓反饋回去那點的phase marge，有人說應該看PMOS 下端輸出結點的phase marge，請各位大大有人知道的，指教一下。萬分感謝。

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yutian

2^#

樓主| 發表於 2008-7-11 16:00:47 | 只看該作者

Phase marge is error and it should be phase margin.
I'm sorry to us.

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alab307

3^#

發表於 2008-7-11 17:12:04 | 只看該作者

Phase Margin是指什麼呢?
Think!!!

當然是指loop gain的phase margin,
既然是loop gain, 當然就找一個比較沒有loading effet的node
把loop打斷去看

所以從哪裡看都可以
選擇好的node, loading effect小, 甚至可以不用管
選擇不好的的node, load effect大, 沒有考慮清楚的話, 就不準囉

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yutian

4^#

樓主| 發表於 2008-7-11 17:32:28 | 只看該作者

比如對于附錄的這個電路圖，。Phase Margin測試為拆除R1/R2/M2間的迴授，使Regulator成為開回路放大器後量測。
那是不是看Vout結點的phase margin?還是R1和R2中間迴授點的phase margin?

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alab307

5^#

發表於 2008-7-11 18:25:09 | 只看該作者

當然是看R1/R2中間那點囉
記得ac是從M2的gate輸入
就是這樣

怎麼沒有補償電容勒

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syracuse

6^#

發表於 2008-7-18 16:10:05 | 只看該作者

原帖由 yutian 於 2008-7-11 05:32 PM 發表 % E$ I, v* N N; B5 G
比如對于附錄的這個電路圖，。Phase Margin測試為拆除R1/R2/M2間的迴授，使Regulator成為開回路放大器後量測。
0 w; H) T4 J0 j: g' j% n# \' f+ U那是不是看Vout結點的phase margin?還是R1和R2中間迴授點的phase margin?

這個ldo的feedback是否接反了？