請問使用power ring會有出現此error呢?

wombatwu

我已確認電路無誤，但在電路周圍畫上Power ring,Gnd ring就出現以下softchk的error訊息。
請問有前輩知道原因嗎?
$ [" b6 k" z. u. k4 A/ w. E
錯誤訊息如下，
4 j- \4 c3 ]' I- ]9 R2 Vcheck SOFTCHK SUBSTRATE UPPERALL.-2Errors
7 A3 ]! H* g3 v% u% {
這兩個錯誤都是針對power ring。

crystal_blue

你好:
      一般來說出現SOFTCHECK的問題，就我的經驗所遇到的情況
/ G4 a/ n! e: o4 e+ `( D都是因為下列的原因所產生的:
- k2 [! D: L: n/ K/ \
1.POWER PIN 沒打上
! @' C' w* D9 {# u2.POWER PIN打錯 (如 VDD OR GND 打相反)
+ Q$ Y- O) O5 S0 T# L) Q3.不同的電位沒用LAYER做區別(如SUB2 )

以上是我曾遇過的問題，提供給你參考。

wombatwu

不好意思，我忘了補充還有出現Extraction Report的error，

WARNING:  
          Stamping conflict in SCONNECT - Multiple source nets stamp one target net.
; f  J! E! R6 A6 k1 O          Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information.
# n8 x" Z. }: [& z) ~0 Q( Y
crtstal_blue前輩，謝謝您的回應，經檢查我的power pin沒有打錯，且怪就怪在若我的power ring 用nwell全包覆起來就會出現error，但若將power ring不完全包起來，而是呈現"C"狀，缺口再用metal層連接，此error就不見了。請問您有遇過這樣問題嗎??

arthur03226

檢查一下，被power ring包起來的線路裡面的ground有沒有把電位接出來?
$ p. |6 L* x3 [3 o5 `* R感覺起來你的ground (p+ diff)似乎是由psub接起來的不是由metal連接