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原帖由 michael6172 於 2008-4-28 09:34 AM 發表 + s/ w2 d7 l$ D0 R' C0 v+ ]. T你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 ' L* R2 b2 k F; G 您好% l# f: g: R1 n: e" d 依你的需求,想要做到1個clk做一次動作, . o$ i4 W& L9 @+ |' u3 o似忽不容易 1 x% L( j, n) |$ V - A- R6 I3 T5 E$ a- \9 V由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
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原帖由 kevin 於 2008-4-28 08:47 PM 發表 3 T* q6 y W( o; M5 I 如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. ) d9 s0 j( d* N9 Y ( J( f9 b' C2 @: c0 C# ?( ^3766 ! E, H( D5 a1 ~* j9 Q, F7 y$ Y- f% X; Q 再配合一些control logic即可達到目的 ...
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