當layout工程師考試需要考那些 ???

ynru12

如果公司要考試來當作你的能力評比~及考積方面
' l0 u  @7 e9 g9 H6 A- t然後有分學科及術科~
學科方面的話，是有涉及到電路設計的一些部份及英文單字
術科的話，應該就是操作!!!
7 }0 u* x0 d0 ]2 o. {7 ~你們會有何反應???
. X9 W+ E  a* c我的感覺是術科是ok，因為layout就是要畫圖
學科方面就有點怪~畢竟你是layout工程師，並不是設計方面的
卻考到電路設計方面的~難不成是想要跟rd相吵架嗎??
這是我的感想
/ I7 V! p5 V+ _" J: E  E
( s, O, o/ y$ ]: e5 Q* Y! k8 Y2 {不知各位前輩們遇到這種事情時，會有何反應 ???

tzuenhau

不知道目前在上課 不知道這前景怎樣!? 所以說還是挺茫然的 怎辦 本身是念電子的 還是除了這還有哪方面比較有前景的
" G/ n# j. z+ r" X7 D- M/ _" ?嵌入式嗎?!

angle

我覺得要看考電子電路到什麼程度耶
* J& ?$ P/ Z8 U, e, K如果要你考設計出一個 Bandgap那可能就太過了!! ( layout程度基本上都不高)
但如果是考你一些基本原理~ 如 AND / OR/ NOR/ NAND 倒也覺得還好
必竟一個Layout  engineer 是在實現電路 ~~
如果只是隨便畫畫的話...............感覺起來只是個"高級"的技術員而已

skeepy

用考試來評比?又不是學生，對layout的評比我覺得應以
對案子的負責任的態度以及能在時間內完成，對電路圖
! Q* @4 @. r- U% p的要求應是以能看懂哪些device是需要match，或是能
指出電路圖的接線是否有怪怪的地方，也許是RD連線錯
! t) h& B' ~* f! L; w; K  E5 _誤而沒察覺到。

trustrain

電路設計的確比較偏，layout應該整天都盯著螢幕在畫，比較牽扯不到電路設計，
8 K' ~' Q4 l% y8 e% d1 a但是lay久了哪些地方干擾比較大要怎擺，哪些線要比較乾淨，怎麼把電路lay小、線少..之類，
這應該是偏佈局設計...這時看的是經驗
或者考些簡單的Spice、VERILOG

tzuenhau

請問大大若要考VERILOG 那對這LAYOUT這有啥提要 或是有啥需求
3 E0 ~4 k* C8 Y畢竟LAYOUT指針對圖上面而且有助力吧!?!?!

arthur03226

layout面試不外乎就是叫你用紙畫出inverter的示意圖，難一點問nand nor。
再更機車一點的會問剖面圖，如果真的要考倒面試者，就追加問latch up 或是ESD。
問到電路設計部分，那我就覺得這個面試官根本就是離題了，沒sense。
! z1 _2 D; F) V. p% l3 z4 E我除了剛出社會面試的第一次外，其他都是對方要挖我，所以沒人會問我電路設計的問題。
. t0 s$ a4 Q- g# i) I要是問我，我也會直接跟他說我不會。
9 t6 @! w6 f( C' H8 c# V! l% B5 p假設我遇到這樣的面試官，我會直接考慮下一家
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9 X& l4 \0 t7 A! F[ 本帖最後由 arthur03226 於 2008-6-6 11:28 AM 編輯 ]