MEMORY COMPILER

eel · 發表於 2008-4-7 20:17:04

有人用过memory compiler吗?我想请问一下,我用memory compiler 生成的veriolg代码在用DC综合的时候都会报错.提示说有语法错误

照理说应该不会有问题的啊.
有人做过吗?给点指导吧

jerryyao · 發表於 2008-4-9 15:07:15

memory compiler 生成的veriolg代码是讓你跑HDL simulation的，不是讓你直接拿來synthesis的，如果你要synthesis，可以要求memory compiler產生synthesis library。

tommywgt · 發表於 2008-4-9 17:18:39

memory compiler 生成的結果不需要再去synthesis，只要在layout時把hardcore放進來就可以了

eel · 發表於 2008-4-16 09:27:13

可是我看附件中的那个文档.它的综合的阶段是产生:lib和vclef文件,然后我要如何得到最后的版图呢?

我本来的理解是,用dc,在setup的时候,把由memory compiler 产生的lib->db,然后再把这几个db文件加到link library里面,

然后再read_verilog ram.v 进行综合?

实际上的做法不是这样的吗?

eel · 發表於 2008-4-16 09:30:46

版主你指的hardcore是由memory compiler产生的吗还是指由foundry提供的.
在我的理解当中,memory compiler是可以综合出版图的啊

jerryyao · 發表於 2008-4-16 23:09:36

你所說的ram.v是由memory compiler產生的嗎？是的會，他是simulation model，是讓你instant它到其他地方時跑simulation用的。

eel · 發表於 2008-4-17 00:00:42

那如果ram.v 只是用于simulation的话,那用memory compiler的一般过程是如何呢>?

eel · 發表於 2008-4-17 00:04:05

因为我看那个说明书,有产生lib文件,然后在design compiler 中转换成db文件, 用作target library,那么应该还有一个是代码吧,我本来理解是ram.v

一般DC所需要的文件:
1 HDL code
2 db file
现在就是有了从lib文件转换过来的DB文件,那CODE文件要从哪里来?

jerryyao · 發表於 2008-4-17 23:24:39

Generate .lib for synthesis tool
Generate .v for HDL simulation
Generate frame view for P&R
Generate cdl for lvs
Generate GDS for tape out

jerryyao · 發表於 2008-4-17 23:25:52

-->那CODE文件要从哪里来
It is your job. You have to(must) create it by yourself.

eel · 發表於 2008-4-18 11:03:31

我明白了! 谢谢各位
3Q~

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