關於Design Vision的問題

小人發

用工作站跑verilog的時候
6 h+ T/ s' e0 I! t# G在DV的階段  出現了一個警告
. E5 @( M$ q9 W; D8 q% p+ U' G
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
( O# v1 i" R$ w$ ]( l若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
了解了
( e1 ]+ N8 ~, I: I" K: C7 n感謝你的解答
-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:

5 Y3 Q" u8 a0 M( Q6 C2 H, l3 ldesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
& U9 n- g% Y/ k0 v& s6 y7 |Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
* H! _/ T; Z( F, t3 h2 }Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
1 q* q& }# {& ^/ Y0 ?: w, G7 k         to break a timing loop. (OPT-314)

6 W) J, X; F  N0 D要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
# ?9 ^/ n+ [7 }! I& l如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
( s; e6 `" O9 F  K* ?怎麼確定合成沒錯
/ w' ^# v+ |* s1 y還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

因為是用工作站轉出netlist 然後再合成波形
) }1 D  n  u# S3 Y! i" l! }會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.