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請問大大:5 B+ C `* {6 m, H
! i" x6 x. Y7 w+ q" P- E
我的0.25 bandgap PMOS 有五個size 設計在W=5 L=1 M=10~11 好像都太
* I0 O2 f0 e6 F & t. [3 i1 C4 D* a& M$ v) ?# k
問題來了,把PMOS 並排在一起,這樣擺設好像太寬,這在DRC好像說太大了,# {; A8 K* x% X' M
3 S, e( e" h8 z5 o5 m( @% [8 S6 y 所以我該怎麼解決?
# J2 I& }* A) B: f' m1 E" L
+ v/ J0 v7 }+ T( ]/ q+ m 且DRC中顯示以下問題, 這些問題是不是因為PMOS 擺設過寬所造成的呢? & r9 G* A8 Q" I
0 R7 v% C) t' k2 e" h I
1. Check LAT.3P$ ?! u- O( M1 c- I6 r
/ l6 w) {- n4 V# G8 e" J5 _4 `
P-Well Pick OD to NMOS space <=20um
4 y# A, \8 a, u
% W# D. c( g, \. }, |# L5 w. M 2. Check LAT.3N+ I( r8 d7 y6 P+ |6 E) G; d
0 I" T) d( t! } g% z
N-Well Pickup OD to PMOS space <=20um
& C( a0 l: @- g4 ~
8 _" V+ U' @3 ^ C' }- @3 i9 E 3.UTM30K.R1
. F$ |" }, g0 j7 B @ For core circuits of main chip
3 H5 t! Y- j" v) Y8 | @Minimum density of UTM area. >=30%6 s: c' F- B8 Z9 l& e, v
/ P: _$ k+ t# m8 N" \9 t0 T3 U 4. @Min M2 area coverage >=30% |
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