這種Verilog寫法,是否能改善propagation gate delay

kuhwakimo

input [12:00] pac_leng_f;          // pac_leng latch
assign less_than_col_window = (spd1g) ? (pac_leng_f < 13'd552) : (pac_leng_f < 13'd104);
# F) {6 }0 A0 D3 Q+ m% G3 |
可以改寫成
$ ~% H+ _( ?8 \& i8 ~! H1 Uassign less_than_col_window = (spd1g) ? ((pac_leng_f[12:10]==3'b000) & ( {pac_leng_f[9], pac_leng_f[5] , pac_leng_f[3] } != 3'b111 )) :
8 J) J; A6 ~5 m% s  e- p9 t: H                               ((pac_leng_f[12:07]==6'h00)  & ( {pac_leng_f[6], pac_leng_f[5] , pac_leng_f[3] } != 3'b111 ))
+ S0 `( c) a; U) B
// 000 1000101000 = 13'd552
! K2 I; @$ G4 o1 Q  ^, K  f// 000000 1101000 = 13'd104

' k& q) {6 G4 z; O# q: R# i一般人的寫法會使用 "<" 符號, Synthesize 時會形成下面這種多bits的比較器
這種寫法所 Synthesize 出來的 Combinational circuit 其 Propagation gate delay 會很長．
0 h; w" ^! P' f4 H% i改用新的寫法會變成 2  個 3bits 的比較器同時並行，各得到二個值後，最後再用一個 AND Gate 做輸出．
Propagation gate delay 會短很多．

walltsou

獻醜一下。
講起來是有道理，實際上卻不一定。為何?
主要是編譯器也會進步。
% z/ n' ~* {. b& o- c6 H
/ C6 h6 v/ w  F0 A8 g% W在舊式編譯器上，可以無法考量這麼多的狀況，這樣寫是有用。因為電腦的速度及記憶體的量有限。
不過，如果是現代的編譯器，因為電腦已變成多核心，記憶體也破G。就可以自動合成你所寫的方法。