有人用 modelsim 模擬 Xilinx 的 DCM_ADV 嗎?

doremi

Hello 請教一下
# u' S7 `1 r  w
我的 FPGA 是 Virtex5

' v2 p. q4 E. v, J3 E用 Xilinx 的 Core generator 產生一個 DCM_ADV
8 L7 l% c8 @3 Y: T7 E# ~5 `
; }! h. [0 o$ b) e9 y程式碼如下
) T5 `# o/ }0 y6 c- _/ v' O( C
" Y, j! d/ I3 k我用 ISim 模擬波形是正常的
9 Q9 r' E2 q/ w+ U1 h7 C
但用 modelsim 卻都是出0

(CLK0_OUT 和 LOCKED_OUT) (我有compile Xilinx 的 library了)

- U0 Y  k: m. ?7 }想請教是否哪裡設定錯誤
# t. M7 b6 f% g
或者程式有錯
4 U. u5 R$ S( d! w* _+ Q
) S) b( z# T% }4 @謝謝各位了~

module tb;
; ~: U5 E/ N+ L! hreg clk, rst;
. x! U$ ?3 b8 r* v. |3 F; j; twire out, out2;

5 `( m. N& M4 L% @" \8 FLED led(.clk(clk), .rst(rst), .out(out), .out2(out2));
6 E  w, j. B7 k
. }9 W1 a0 b& y9 n# Minitial begin
        clk = 0;
# j, h/ ~$ J5 w  a1 l( h: u" Q' u        rst = 0;
        #30000 rst = 1;
9 `" T  @: ^, q  ~        #10000 rst = 0;
end

always #5 clk = ~clk;

endmodule

, [1 z! J7 W7 ^. o% c& P  o" Wmodule LED(clk, rst, out, out2);
, r0 a: o, y0 P2 Hinput clk;
input rst;
# D. y! d4 F1 F9 O0 \! R- b5 Loutput out;
2 n8 v6 j+ S1 j3 h. voutput out2;

( I1 ~- a5 F0 C; u$ |4 k+ Qdcmp2d_jitter_v12_1 inst_dcm(
        .CLKIN1_IN(clk),
        .RST_IN(rst),
        .CLK0_OUT(out),
. U" h5 `8 R, |. o0 ~2 ]        .LOCKED_OUT(out2));

# _  P4 K% l8 h" F/ j: o7 ]' L& Qendmodule