請問在OD上打滿CO是為了???

u9513349

1.如題在OD上打滿CO是為了降低電阻值嗎
; u9 d' c1 y5 k5 U, c. k6 E
; i7 c6 t- V* C/ `也會降低寄生電容嗎？？？還有啥其它功用呢???
( q) z$ s& ]& w5 l1 A$ L8 m
2.因為現在我們公司用新製程在劃ＬＡＹＯＵＴ,我常常被ＮＷＥＬＬ和ＤＥＥＰ　ＮＷＥＬＬ稿混

( s" q# Z; z9 R6 q請問啥ㄇ時候要用到ＮＷＥＬＬ　和　ＤＥＥＰ　ＮＷＥＬＬ呢？？？

3.為了節省面積,常常會把ＰＩＭＰ和ＮＩＭＰ連起來,請問在任何情況下ＰＩＭＰ和ＮＩＭＰ都能連起來嗎？？？

4.現在公司會高電壓製程ＭＯＳ的ＰＯＬＹ加一層ＭＥＴＡＬ1然後在ＭＡＴＡＬ1上打ＣＯ,之前畫沒有這樣.

請問在ＭＡＴＡＬ1上打ＣＯ會有啥功用呢？？？
  F0 A% t+ N! h3 G& B' l  b
9 A* T& f; G! p: EＰＳ：我是ＬＡＹＯＵＴ新人,請高手能幫忙解惑！！！

nebula0911

1.既是降低電阻,亦是降低寄生電容.我個人的想法是讓body電位趨近於電源位準,讓mos的動作會更趨進於設計值.
4 C' j$ F8 F* n1 C  Y9 p: V2.一般來說deep nwell 大多用於隔離之用,不管是怕干擾別人還是怕別人干擾,效果還蠻有效的.deep nwell的電位是來自於nwell.但通常會把一般pmos的nwell電位和提供deep nwell 的nwell電位分開,這樣的隔離效果會比較好.
) L8 [# D8 ^- _' A* ~$ }- _3.只要rule ok.當然可以.但若是高壓製程,不建議這樣作,避免一些不必要的問題(例如latch up....)
! d% e# e1 v, r( |7 @4.我想應該是要降低gate端的連接等效電阻值.
以上純屬個人的一些想法,希望對你有用

fish1121

u9513349  請問你公司是單純製作MOS的喔

smilodon

1.假设你说的OD是MOS device，对于65nm制程要求至少有两个Contact，这是提高可靠性的需要，对于电阻的减小很有限，通常我们认为每个ohm contact大概有5ohm，但是OD上的电阻会大的多；对于寄生电容的降低不会起到作用，因为寄生电容主要是Source Drain和衬底的结电容以及边缘电容，只和S D的面积
以及横向侧边面积有关；

+ Z% p+ m7 R. g2 Z6 @, T2.Nwell就是做PMOS时用到的MASK，而Deep Nwell需要多使用一层MASK，它的作用是用在NMOS下面，同时周围用Nwell围起来，这样子Nwell以及Deep Nwell形成了底面积为矩形的盒子，使NMOS的Bulk与Psub被隔开，可以接不同于Psub的电压。Deep Nwell上的电压与Nwell相同，通过Nwell中的Guard ring接电压；通常接AVDD；
2 G" ?( ~. h" i8 b1 J
3. 可以

4. 你说的制程我没有用过，不过不是在Metal上打Contact，应该是在Poly上打Contact接到Metal1上，对于大尺寸MOS期间也要这样连接，否则Gate上电阻不一样，会造成导通时间的不同，而在Gate上都接上Metal，可以使所有Gate上的阻抗几乎相同，尽量同时工作。

zhiyong.gao

支持smilodon ！
我认为就是这个样子的

milo_li

smilodon 说的相当详尽！

dreamflying61

回復 4# smilodon
: |, ~& w! I! b+ }
+ H4 z  ?7 g, ^1 Q3 n
    正在学习中，今天又有收获了！

chriskomh

我記得 也可以增強可靠度