CPLD 設計非同步除6電路問題(max plus 2)

eulor

為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子
* ^& k2 D) k  B/ M: @' k1 R

addn

您好
試試在nand gate 後加上幾個LC CELL或LE CELL
用來延遲增加RESET訊號的寬度
  i1 Z, A, ~+ H; [. M0 o+ T9 B+ R3 s$ `
8 h  ^+ A7 g- h9 l* [7 R: t. A基本上建議用同步方式來做RESET,除非能保證
非同步RESET訊號能夠維持夠長的時間

eulor

副版主意思是盡量不要用非同步方式設計計數器嗎
還有什麼是LC  cell  LEcell?

addn

您好
0 g; B% `. P4 A. Z" L可以在max plus 2叫出LC CELL,LE CELL,
% e' W) L+ k+ y5 y& l& p/ Q) F: L叫出的方法就像叫出NAND GATE方式一樣,
, N. i/ g# l% O" f( O這元件功能可作一些微小DELAY

; V: z# f+ O' i0 c5 y* m在CPLD FPGA設計時,建議都用同步電路,少用非同步

eulor

很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks

shintom

又學到一個技巧了
" {& Y2 ~6 h( }4 s不過會有這樣的結果 是不是跟時間延遲有關
  w: D8 Y% X2 B2 T! @9 ?經過一個正反器 就會有time delay
除非使用function simulation而不是time simulation

keyway

很感謝你指導,又學到一個技巧了
RESET訊號能夠維持夠長的時間