以verilog來實做JPEG2000的DWT部分

alias

如題，目前遇到幾個問題想要請教：
* a" j1 J/ w7 p& C3 z2 p0 U首先，架構用的是lifting scheme，如圖
) _  T. c1 `+ o* v  ~

第一個問題：
. H; m  s2 e# j4 D. p關於delay register的問題，如圖
( i! U; P/ A4 a) E
$ [+ E# l- _2 G經過delay register的資料都會延遲一個時脈。
要怎麼樣設計才能讓它呈現以下的順序：
in_even[3:0] | 1                | 2              | Delay register
---------------------------------------
in_even[0]     in_even[0]                x   in_even[0]
in_even[1]     in_even[1]  in_even[0]  in_even[1]
0 n* y4 @3 p) Rin_even[2]     in_even[2]  in_even[1]  in_even[2]
in_even[3]     in_even[3]  in_even[2]  in_even[3]
in_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
; z! b3 t7 _. V0 o8 ^8 a& _原本是用兩個D-FF來做，但是結果總是怪怪的.....
+ X3 `' g, h" [
第二個問題：
想請教圖中的加法器與乘法器要怎麼實作。
5 M; D& ]! k+ @7 w% _/ I我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？

# R. s2 u; T9 h& b  R
以上兩個問題，希望有實作過的人或是知道的高手指點一下

masonchung

1.你的 even /odd 觀念有誤
2.實做的加法/乘法器是要做有限精確度分析的

alias

可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...

masonchung

even /odd 都是8-bits
, h9 r1 h' Z# n: L  e' b硬體實做對於程式浮點運算部份是要做精確度取捨